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dispositif destiné à effectuer une instruction graphique d'effacement de bits consécutifs à un décompte qui soustrait une valeur de décalage (rs2) du nombre de zéros non significatif dans un opérande (rs1), le dispositif comprenant : une pluralité de circuits logiques (22a à 22h) et un encodeur de priorités (24) couplé aux circuits logiques, caractérisé en ce que la pluralité de circuits logiques (22a à 22h) est agencée de telle sorte que les circuits logiques reçoivent une première partie prédéterminée la moins significative d'une valeur de décalage (rs2), et chaque circuit logique reçoit une partie prédéterminée respective (rs1 , ... rs1 ) de l'opérande (rs1), chaque circuit logique étant agencé afin de fournir un signal tout-zéro (naz 0 à 7) lorsque sa partie respective (rs1 , ... rs1 ) de l'opérande se compose de tous les zéros, chaque circuit logique étant agencé afin d'effectuer un décompte de zéro non significatif sur sa partie respective de l'opérande, et pour générer un signal de zéro non significatif (lpz2_0 à 7) en décalant son décompte de zéro non significatif avec une première partie prédéterminée la moins significative de la valeur de décalage (rs2); l'encodeur de priorité (24) est couplé aux circuits logiques afin de générer un signal encodé de priorités (pe) qui encode la position de la plus haute position du signal tout-zéro inactif ; un ensemble de circuits de sélection (26, 28) est couplé à l'encodeur de priorité afin de sélectionner les premières parties prédéterminées les moins significatives et les secondes parties prédéterminées les plus significatives dudit signal de zéro non significatif associé à la position la plus haute du signal tout-zéro inactif en tant que première partie la moins significative (cccb) du décompte d'effacement de bits consécutifs et un signal de sélection d'exécution (exécution), respectivement, conformément audit signal encodé de priorité ; et un ensemble de circuits générateurs (30, 32, 34) couplés à l'encodeur de priorité et un ensemble de circuits de sélection afin de générer un signal de non-exécution en décalant le signal encodé de priorité avec une seconde partie prédéterminée la plus significative du décalage, afin de générer un signal d'exécution en décalant le signal encodé de priorité avec la seconde partie la plus significative du décalage et en ajoutant un, et afin de sélectionner l'un parmi les signaux de non-exécution et d'exécution comme seconde partie la moins significative (cccb) du décompte d'effacement de bits consécutifs conformément au signal de sélection d'exécution.
eine vorrichtung zum ausführen einer graphischen anweisung auf basis von count consecutive clear bits (cccb), welche einen versatzwert (rs2) von der anzahl der führenden nullen in einem operanden (rs1 ) subtrahiert, wobei die vorrichtung umfasst: eine vielzahl von logikschaltungen (22a-22h) und einen prioritäts-codierer (24), der an die logikschaltungen angeschlossen ist, gekennzeichnet durch die folgenden merkmale: die vielzahl von logikschaltungen (22a-22h) sind derart angeordnet, dass alle logikschaltungen einen vorbestimmten ersten, am wenigsten signifikanten bereich eines versatzwertes (rs2) empfangen, und das jede logikschaltung einen jeweiligen vorbestimmten bereich (rs1 , .. rs1 ) des operanden (rs1) empfängt, wobei jede logikschaltung derart angeordnet ist, dass sie ein all-zero-signal (naz0-7) zur verfügung stellt, wenn ihr jeweiliger bereich (rs1 , .. rs1 ) des operanden aus nur nullen besteht, wobei jede logikschaltung derart angeordnet ist, dass sie eine zählung der führenden nullen auf ihrem jeweiligen bereich des operanden durchführt, und dass sie ein signal der führenden nullen (lpz2_0-7) durch versetzen ihrer zählung der führenden nullen mit einem vorbestimmten ersten, am meisten signifikanten bereich des versatzwertes (rs2) erzeugt; der prioritäts-codierer (24) ist an die logikschaltungen zum erzeugen eines prioritätscodierten signals (pe), welches die position des nicht aktiven all-zero-signals mit der obersten position codiert, angeschlossen; eine auswahlschaltung (26,28), die an den prioritäts-codierer angeschlossen ist, zum auswählen vorbestimmter erster am wenigsten signifikanter und zweiter am meisten signifikanter bereiche des gesagten signals der führenden nullen, denen jeweils das inaktiven all-zero-signal mit der obersten position als ein erster am wenigsten signifikanter bereich (cccb ) der zählung der abfolgenden clear-bits und ein signal zur auswahl einer ausführung (carryout) zugeordnet sind, in Übereinstimmung mit dem gesagten prioritätscodierten signal; und eine generierungsschaltung (30, 32, 34), die an den prioritäts-codierer und die auswahlschaltung angeschlossen ist, zum erzeugen eines nichtausführungssignals durch versetzen des prioritätscodierten signals mit einem vorbestimmten zweiten am meisten signifikanten bereich des versatzes, zum erzeugen eines ausführungssignals durch versetzen des prioritätscodierten signals mit dem zweiten am meisten signifikanten bereich des versatzes und durch aufaddieren von eins, und zum auswählen von einem der nichtausführungs- und ausführungssignale als einen zweiten, am meisten signifikanten bereich (cccb ) der zählung der abfolgenden clear-bits in Übereinstimmung mit dem signal zur auswahl einer ausführung.