Sie suchten nach: komprimierungsaddiererschaltungen (Deutsch - Französisch)

multiplikationsschaltung mit: einen mittel zum empfangen eines m-bit-multiplikanden und eines n-bit-multiplikators und zum erzeugen von partialprodukttermen aus diesen, wobei jeder partialproduktterm einem festgelegten bit eines (m+n)-bit-produkts entspricht; und für jedes produktbit einem additionsmittel (csa n , ms n ) zum addieren aller partialproduktterme, die diesem produktbit entsprechen, plus irgendwelcher Übertragterme, die vom additionsmittel für das nächste niedrigerwertige produktbit erzeugt werden, wobei jedes additionsmittel eine summe erzeugt, die das produktbit und einen oder mehrere Übertragterme bildet, die zum additionsmittel für das nächste höherwertige produktbit übertragen werden sollen, wobei jedes additionsmittel in eine asymmetrische, nicht von natur aus hinsichtlich der verzögerung ausgeglichene architektur organisiert ist, die durch eine vielzahl von addierstufen gekennzeichnet ist, die partialsummen bilden, wobei die addierstufen in eine vielzahl von ketten von aufeinander folgenden untermatrixaddierern (csa n ) und eine einzelne kette von aufeinander folgenden hauptmatrixaddierern (ms n ) organisiert sind, wobei eine erste stufe in der kette von hauptmatrixaddierern (ms n ) ein addierer ist, der mit zwei ketten von untermatrixaddierern verbunden ist, um partialsummen von diesen zu empfangen, wobei jede stufe der kette von hauptmatrixaddierern im anschluss an die erste stufe mit einer vorangehenden stufe der hauptmatrixaddierer-kette und mit einer und nur einer kette von untermatrixaddierern verbunden ist, wobei jede addierstufe in der kette von hauptmatrixaddierern eine vier-zu-zwei-komprimierungsaddiererschaltung (c) ist, wobei die zwei ketten von untermatrixaddierern, die mit der ersten stufe der hauptmatrix verbunden sind, in der anzahl jeder art von addierer in diesen ketten identisch sind, wobei jede kette von untermatrixaddierern, die mit nachfolgenden stufen der hauptmatrix verbunden sind, zu einer kette von untermatrixaddierern, die mit einer vorangehenden stufe der hauptmatrix verbunden sind, in der anzahl von jeder art von addierer in dieser kette identisch ist, abgesehen davon, dass sie eine weitere vier-zu-zwei-komprimierungsaddiererschaltung (c) gegenüber der vorangehenden kette aufweist, wobei jeder signalausbreitungsweg durch die ketten von untermatrixaddierern und durch die hauptmatrix eine ausgeglichene verzögerung aufweist, jede vier-zu-zwei-komprimierungsaddiererschaltung (c) vier signaleingänge (i1-i4), die mit ausgängen von einer vorherigen stufe verbunden sind, und einen zusätzlichen Übertrageingang (c in ), der mit einem Übertragausgang von einer gleichen stufe der nächstniedrigeren bitwertigkeit verbunden ist, aufweist und auch summen- und Übertragsignalausgänge (c, s), die mit signaleingängen einer nachfolgenden stufe verbunden sind, und einen zusätzlichen Übertragausgang (c out ), der mit einem zusätzlichen Übertrageingang (c in ) für eine gleiche stufe der nächsthöheren bitwertigkeit verbunden ist, aufweist, wobei ein zustand des zusätzlichen Übertragausgangs (c out ) von zuständen aller vier der signaleingänge (i1-i4), aber nicht vom zusätzlichen Übertrageingang (c in ) abgeleitet wird, und zustände der summen- und Übertragsignalausgänge (c, s) von allen vier der signaleingänge (i1-i4) und dem zusätzlichen Übertrageingang (c in ) abgeleitet werden, wobei der zusätzliche Übertrageingang zum verarbeiten eines ergebnisses der operation an allen vier signaleingängen (i1-i4) dient, um die zustände der summen- und Übertragsignalausgänge (c, s) abzuleiten, der summensignalausgang (s) so beschaffen ist, dass er einen zustand aufweist, der auf 1 gesetzt wird, wenn die anzahl von 1-en in den vier signaleingängen (i1-i4) und im zusätzlichen Übertrageingang (c in ) ungerade ist, wobei der summensignalausgang (s) so beschaffen ist, dass er ansonsten auf 0 gesetzt wird, der Übertragsignalausgang (c) und der zusätzliche Übertragausgang (c out ) so beschaffen sind, dass sie beide auf 1 gesetzt werden, wenn die anzahl von 1-en in den vier signaleingängen und dem zusätzlichen Übertrageingang 4 oder 5 ist, einer und nur einer des Übertragsignalausgangs (c) und des zusätzlichen Übertragausgangs (c out ) so beschaffen ist, dass er auf 1 gesetzt wird, wenn die anzahl von 1-en in den vier signaleingängen (i1-i4) und dem zusätzlichen Übertrageingang (c in ) 2 oder 3 ist, und der Übertragsignalausgang (c) und der zusätzliche Übertragausgang (c out ) so beschaffen sind, dass sie beide auf 0 gesetzt werden, wenn die anzahl von 1-en in den vier signaleingängen (i1-i4) und dem zusätzlichen Übertrageingang (c in ) 0 oder 1 ist; wobei vier-zu-zwei-komprimierungsaddiererschaltungen (c) in anderen stufen der kette von untermatrixaddierern als einer ersten stufe asymmetrische komprimierer sind, bei denen zwei eingaben in die vier-zu-zwei-komprimierungsaddiererschaltungen (c) so beschaffen sind, dass sie sich langsamer als zwei andere eingaben in summen- und Übertragausgänge der vier-zu-zwei-komprimierungsaddiererschaltungen (c) ausbreiten, und nach dem additionsmittel ein vektorkombinationsaddierer zum empfangen eines mehrbit-summenworts und eines mehrbit-Übertragsworts vom additionsmittel für jedes produktbit vorgesehen ist, wobei der vektorkombinationsaddierer beschaffen ist, um entsprechende bits derselben bitwertigkeit des summenworts und des Übertragworts zum erzeugen des (m+n)-bit-produkts zu summieren.
circuit de multiplication comprenant : un moyen destiné à recevoir un multiplicande à m bits et un multiplicateur à n bits et destiné à former des termes de produits partiels à partir de ceux-ci, chaque terme de produit partiel correspondant à un bit spécifié d'un produit à (m+n) bits, et pour chaque bit de produit, un moyen d'addition (csa n , ms n ) destiné à additionner tous les termes de produits partiels qui correspondent à ce bit de produit plus tous les termes de report générés par le moyen d'addition pour le bit de produit le moins significatif suivant, chaque dit moyen d'addition générant une somme formant ledit bit de produit et un ou plusieurs termes de report à transférer au moyen d'addition pour le plus grand bit de produit significatif suivant, dans lequel chaque dit moyen d'addition est organisé par une architecture asymétrique non intrinsèquement à retard équilibré, qui est caractérisée par une pluralité d'étages d'addition formant des sommes partielles, les étages d'addition étant organisés en une pluralité de chaînes d'additionneurs de sous-groupements successifs (csa n ), et en une seule chaîne d'additionneurs de groupement principal successifs (ms n ), un premier étage de ladite chaîne d'additionneur de groupement principal (ms n ) étant un additionneur relié à deux chaînes d'additionneurs de sous-groupements afin d'en recevoir des sommes partielles, chaque étage de ladite chaîne d'additionneurs de groupement principal consécutive audit premier étage étant relié à un étage précédent de ladite chaîne d'additionneur de groupement principal et à une et seulement une chaîne d'additionneurs de sous-groupement, dans lequel chaque étage d'addition dans ladite chaîne d'additionneurs de groupement principal est un circuit additionneur à compression de quatre en deux (c), lesdites deux chaînes d'additionneurs de sous-groupement reliées audit premier étage dudit premier groupement principal étant identiques par le nombre de chaque type d'additionneur de ces chaînes, chaque chaîne d'additionneurs de sous-groupement reliée aux étages suivants dudit groupement principal étant identique à une chaîne d'additionneurs de sous-groupement reliée à un étage précédent dudit groupement principal par le nombre de chaque type d'additionneur dans cette chaîne à l'exception d'avoir un circuit additionneur de compression de quatre en deux (c) de plus que ladite chaîne précédente, grâce à quoi chaque chemin de propagation de signal au travers desdites chaînes d'additionneurs de sous-groupement et au travers dudit groupement principal présente un retard équilibré, chaque circuit additionneur de compression de quatre en deux (c) ayant quatre entrées de signaux (i1 à i4) reliées aux sorties d'un étage précédent et une entrée de report supplémentaire (c in ) reliée à une sortie de report depuis un même étage d'importance de bit inférieure suivante, et comportant également des sorties de signaux de somme et de report (c, s) reliées aux entrées de signaux d'un étage suivant et une sortie de report supplémentaire (c out ) reliée à une entrée de report supplémentaire (c in ) pour un même étage présentant une importance de bit supérieure suivante, où un état de ladite sortie de report supplémentaire (c out ) est obtenu à partir d'états de la totalité des quatre dites entrées de signaux (i1 à i4) mais non pas depuis ladite entrée de report supplémentaire (c in ) et les états desdites sorties de signaux de somme et de report (c, s) sont obtenus à partir de la totalité des quatre dites entrées de signaux (i1 à i4) et de ladite entrée de report supplémentaire (c in ), ladite entrée de report supplémentaire est destinée à agir sur un résultat d'opération sur la totalité des quatre entrées de signaux (i1 à i4) pour obtenir les états de sortie de signaux de somme et de report (c, s), ladite sortie de signal de somme (s) est conçue pour présenter un état établi à 1 si le nombre de 1 dans lesdites quatre entrées de signaux (i1 à i4) et ladite entrée de report supplémentaire (c in ) est impair, ladite sortie de signal de somme (s) étant conçue pour sinon être établie à 0, ladite sortie de signal de report (c) et ladite sortie de report supplémentaire (c out ) étant agencées pour être toutes deux établies à 1 si le nombre de 1 dans lesdites quatre entrées de signaux et ladite entrée de report supplémentaire est de quatre ou de cinq, une et seulement une de ladite sortie de signal de report (c) et de ladite sortie de report supplémentaire (c out ) étant agencée pour être établie à 1 si le nombre de 1 dans lesdites quatre entrées de signaux (i1 à i4) et ladite entrée de report supplémentaire (c in ) est de deux ou trois, et ladite sortie de signal de report (c) et ladite sortie de report supplémentaire (c out ) étant conçues pour être toutes deux établies à 0 si le nombre de 1 dans lesdites quatre entrées de signaux (i1 à i4) et ladite entrée de report supplémentaire (c in ) est de 0 ou 1, où les circuits additionneurs de compression de quatre en deux (c) dans les étages de ladite chaîne d'additionneurs de sous-groupements autres que le premier étage sont des compresseurs asymétriques dans lesquels deux entrées desdits circuits additionneurs de compression de quatre en deux (c) sont agencées pour effectuer une propagation plus lente que deux autres entrées vers les sorties de somme et de report desdits circuits additionneurs de compression de quatre en deux (c) et après ledit moyen d'addition, un additionneur de fusion de vecteur destiné à recevoir un mot de somme multibits et un mot de report multibits du moyen d'addition pour chaque bit de produit, ledit additionneur de fusion de vecteur étant conçu pour faire la somme des bits correspondants présentant la même importance de bits que ledit mot de somme et ledit mot de report pour former ledit produit à (m+n) bits.