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German

English

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German

Im Gegensatz hierzu benutzt Interleaving immer die größtmögliche Verteilung, also immer die niedrigstwertigsten Adressbits.

English

In contrast, interleaving will always use the greatest possible distribution, that is to say always the least-significant address bits.

Last Update: 2014-12-03
Usage Frequency: 1

German

in der Hierarchieebene H1 enthält lediglich eine Zeilenaus­ wahlschaltung ZLAS1, der die decodierten niedrigstwertigsten Adressbits der Wortleitung AW0 bis AW2 zugeführt werden und die durch ein Spaltenauswahlsignal gesteuert wird.

English

The row selection circuit ZS1 of the memory groups in the hierarchy level H1 contains only a row selection circuit ZLAS1 to which the decoded, least significant address bits of the word line AW0 through AW2 are supplied and that is controlled by a column selection signal.

Last Update: 2014-12-03
Usage Frequency: 1

German

Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Quantisierungsfenster in Richtung der niedrigstwertigsten Bits in dem Wort bewegt wird, wenn die Sättigung niedriger als eine gegebene Grenze ist.

English

A method as claimed in claim 1, characterized in that when the saturation is lower than a given limit the quantization window is moved towards the least significant bits in the word.

Last Update: 2014-12-05
Usage Frequency: 1

German

Auch auf der dritten Hierarchieebene H2 werden die niedrigstwertigsten decodierten Adressbits AB0 bis AB2 bzw. AW0 bis AW2 vorselek­ tiert und nur an eine Spalte bzw. Zeile von Speichergruppen aus 64 Speicherzellen aufgeschaltet.

English

Also on the third hierarchy level H2 the least significant, decoded address bits AB0 through AB2 or AW0 through AW2 are preselected and are applied to only one column or row of memory groups composed of 64 memory cells.

Last Update: 2014-12-03
Usage Frequency: 1

German

Auf der dritten Hierarchieebene enthält die Spalten­ schaltung SPS2 eine Vorselektionseinrichtung VSS2, der die de­ codierten niedrigstwertigsten Adressbits der Bitleitungen AB0 bis AB2 zugeführt sind und eine Spaltenauswahlschaltung SPAS2 an die die Adressbits der Bitleitungen AB3 und AB4 angeschlos­ sen sind.

English

On the third hierarchy level, the column circuit SPS2 contains a pre-selection means VSS2 to which the decoded, least significant address bits of the bit lines AB0 through AB2 are supplied and also contains a column selection circuit SPAS2 to which the address bits of bit lines AB3 and AB4 are connected.

Last Update: 2014-12-03
Usage Frequency: 1

German

Da die Ersparnis gering ist, wird diese Variante vorzugsweise dann eingesetzt, wenn die Speicherelemente geringer Bitzahl günstig vorhanden sind oder die Indikatoren 116, 118 für die Art des Zugriffs durch Speicherung in der niedrigstwertigsten Stelle des Adresspuffers realisiert werden.

English

As the saving is small, this variant preferably is used when the storage elements with a small number of bits are conveniently present or the indicators , for the type of access operation are produced as a result of storage in the least-significant position of the address buffer.

Last Update: 2014-12-03
Usage Frequency: 1

German

Dieses letzte Bit ist gleichzeitig das Selektionsbit, das über den Steuereingang 30 die Multiplexerweiche umschaltet, um fortan am Abgleichausgang 29 den Inhalt der 7 niedrigstwertigsten Bits des Festwertspeichers 12 auszugeben, der im gewählten Beispiel dem Wert 42 hat.

English

This last bit is simultaneously the selection bit that switches over the multiplex separating filter via control input so that henceforward the content of the 7 least significant bits of read-only memory , this being the value 42 in the chosen example, is output at adjustment output .

Last Update: 2014-12-03
Usage Frequency: 1

German

Verfahren nach Anspruch 6, bei dem der Erweiterungsbefehl Bits der niedrigstwertigsten Unterkette (B[3]-B[0]) für eine Replizierung auswählt.

English

A method according to claim 6, wherein the expand instruction selects bits of the least significant sub-string (B[3]-B[0]) for replication.

Last Update: 2014-12-05
Usage Frequency: 1

German

Vorrichtung zur Wiedergabe von Digitaldaten, die folgendes aufweist: Amplitudenextrahiermittel (1, 3) zum Extrahieren eines Amplitudenmusters aus einer Reihe einer vorgegebenen Anzahl von einen Zielabtastwert aufweisenden Digitalabtastwerten aus eingegebenen Digitataldaten; Mittel (11-14) zur Ausgabe eines Korrekturwertes, der dem eingegebenen Amplitudenmuster entspricht, die folgendes aufweisen Mittel (11) zur Korrektur des Zielabtastwertes durch Addieren des von dem Korrekturwertausgabemitteln ausgegebenen Korrekturwertes als niedrigstwertigste Bits (LSB) zu den Zielabtastwert der eingegebenen Digitaldaten.

English

A digital data reproducing apparatus comprising: an amplitude pattern extracting means (1, 3) for extracting an amplitude pattern of a train of a predetermined number of digital samples including a target sample from inputted digital data; a means (11-14) for outputting a correction value corresponding to the inputted amplitude pattern including a means (11) for correcting the target sample by adding the correction value outputted from the correction value outputting means as least significant bits (LSB) to the target sample of the inputted digital data.

Last Update: 2014-12-05
Usage Frequency: 1

German

Computer, mit einem Prozessor, Speicher und einer Datenspeicherschaltung zum Halten von Bitfolgen, von denen jede eine Unterkette (B[7]-B[4], B[3]-B[0]) innerhalb einer Datenkette (B[7]-B[0]) bildet, und die Unterketten (B[7]-B[4], B[3]-B[0]) in einer geordneten Reihenfolge zwischen einer höchstwertigsten Unterkette (B[7]-B[4]) und einer niedrigstwertigsten Unterkette (B[3]-B[0]) angeordnet sind, wobei jede Unterkette die gleiche Anzahl an Bits hat, der Computer im Speicher eine Befehlsfolge gespeichert hält, die einen ersten Befehl und einen zweiten Befehl umfaßt, wobei: der erste Befehl die niedrigstwertigste Unterkette (B[3]-B[0]) auswählt und jedes Bit davon an mehreren benachbarten Stellen repliziert, um eine neue Datenkette (R[7]-R[0]) in einem Registerspeicher 160 im Computer zu erzeugen, der eine über eine einzige Adresse adressierbare vorbestimmte Bitkapazität aufweist, wobei die neue Datenkette (R[7]-R[0]) aus einer Anzahl an Unterketten (R[7]-R[4], R[3]-R[0]) besteht, die jede mehrere replizierte Bits umfaßt, und die Datenkette (B[7]-B[0]) und die neue Datenkette (R[1]-R[0]) eine gemeinsame vorbestimmte Länge haben; und der zweite Befehl eine gemeinsame Operation an wenigstens einigen Unterketten der neuen Datenkette (R[7]-R[0]) ohne Identifikation der Unterketten innerhalb der Datenkette (R[7]-R[0]) angibt.

English

A computer comprising a processor, memory and data storage circuitry for holding bit sequences each forming a sub-string (B[7]-B[4], B[3]-B[0]) within a data string (B[7]-B[0]), the sub-strings (B[7]-B[4], B[3]-B[0]) being arranged in an ordered sequence between a most significant sub-string (B[7]-B[4]) and a least significant sub-string (B[3]-B[0]), each sub-string having the same number of bits, said computer having stored in said memory an instruction sequence comprising a first instruction and a second instruction, wherein: the first instruction selects the least significant sub-string (B[3]-B[0]) and replicates each bit thereof at a plurality of adjacent locations to generate a new data string (R[7]-R[0]) in a register store (160) in the computer having a predetermined bit capacity addressable by a single address, the new data string (R[7]-R[0]) consisting of a number of sub-strings (R[7]-R[4], R[3]-R[0]) each comprising a plurality of replicated bits, wherein the data string (B[7]-B[0]) and the new data string (R[1]-R[0]) have a common predetermined length; and the second instruction designates a common operation on at least some sub-strings of the new data string (R[7]-R[0]) without identification of said sub-strings within the data string (R[7]-R[0]).

Last Update: 2014-12-05
Usage Frequency: 1

German

Verfahren zum Betreiben eines Computers, wobei der Computer in einem Datenspeicher mehrere Bitfolgen (B[7]-B[4], B[3]-B[0]) hält, von denen jede eine von mehreren Unterketten (B[7]-B[4], B[3]-B[0]) einer Datenkette (B[7]-B[0]) mit einer vorbestimmten Bitlänge bildet, und die Unterketten (B[7]-B[4], B[3]-B-[0]) jeweils die gleiche Anzahl an Bits haben und in einer geordneten Reihenfolge in der Datenkette (B[7]-B[0]) zwischen einer höchstwertigsten Unterkette (B[7]-B[4]) und einer niedrigstwertigsten Unterkette (B[3]-B[0]) angeordnet sind, wobei das Verfahren die folgenden Schritte umfaßt: Ausführen einer Befehlssequenz, einschließlich wenigstens eines Erweiterungsbefehls, wobei der oder jeder Erweiterungsbefehl das Verfahren nach einem der vorhergehenden Ansprüche implementiert.

English

A method of operating a computer, the computer holding in data storage a plurality of bit sequences (B[7]-B[4], B[3]-B[0]]) each forming one of a plurality of sub-strings (B[7]-B[4], B[3]-B[0]) of a data string (B[7]-B[0]) having a predetermined bit length, the sub-strings (B[7]-B[4], B[3]-B[0]) each having the same number of bits and being arranged in an ordered sequence in said data string (B[7]-B[0]) between a most significant sub-string (B[7]-B[4]) and a least significant sub-string (B[3]-B[0]), the method including the steps of: executing an instruction sequence including at least one expand instruction, the or each expand instruction implementing the method of any preceding claim.

Last Update: 2014-12-05
Usage Frequency: 1

German

Verfahren zum Erzeugen einer Datenkette (R[7]-R[0]) in einem Registerspeicher (160), der eine vorbestimmte über eine einzige Adresse adressierbare Bitkapazität aufweist, wobei das Verfahren die folgenden Schritte umfaßt: Identifizieren einer Bitkette (B[7]-B[0]) mit der gleichen Anzahl an Bits wie die Datenkette (R[7]-R[0]), wobei die Bitkette mehrere benachbarte Bitfolgen (B[7]-B[4], B[3]-B[0]) umfaßt, von denen jede die gleiche Anzahl an Bits aufweist und in der identifizierten Bitkette (B[7]-B[0]) in geordneter Weise zwischen einer höchstwertigsten Bitfolge (B[7]-B[4]) und einer niedrigstwertigsten Bitfolge (B[3]-B[0]) angeordnet ist; Auswählen der niedrigstwertigsten Bitfolge (B[3]-B[0]; Replizieren jedes der Bits aus der ausgewählten Bitfolge (B[3]-B[0]), um eine entsprechende Abfolge erweiterter Bitfolgen zu erzeugen; und Speichern der Abfolge erweiterter Bitfolgen im Registerspeicher (160), um die Datenkette (R[7]-R[0]) zu erzeugen.

English

A method of generating a data string (R[7]-R[0]) in a register store (160) having a predetermined bit capacity addressable by a single address, the method comprising the steps of: identifying a bit string (B[7]-B[0]) of the same number of bits as the data string (R[7]-R[0]), the bit string comprising a plurality of adjacent bit sequences (B[7]-B[4], B[3]-B[0]) each having the same number of bits and being arranged in the identified bit string (B[7]-B[0]) in an ordered manner between a most significant bit sequence B[7]-B[4]) and a least significant bit sequence (B[3]-B[0]); selecting the least significant bit sequence (B[3]-B[0]); replicating each of the bits from the selected bit sequence ([B[3]-B[0]) to generate a corresponding series of expanded bit sequences; and storing the series of expanded bit sequences in the register store (160) to generate the data string (R[7]-R[0]).

Last Update: 2014-12-05
Usage Frequency: 1

German

Verfahren zum Festlegen der Verbindungen zwischen einer Vielzahl von Adressdekodierern und einer Vielzahl von Adressleitungen in einem Speicherarray, wobei das Verfahren umfasst: Bezeichnen von n Adressbitpaaren, wobei das n-te Adressbitpaar die niedrigstwertigsten Bits eines Adressworts umfasst; Definieren von n Operationen der n Adressbitpaare, die jeweils beim Ausführen an dem Adresswort den Wert des Adressworts ändern, wobei jede K-te Operation das Inkrementieren des K-ten Adressbitpaars um ein Codewort eines 2-Bit-Gray-Codes und das Invertieren der verbleibenden Adressbitpaare umfasst, wobei K eine ganze Zahl zwischen 1 und n ist; Durchführen der n Operationen in einer vorbestimmten Reihenfolge, wobei eine Operation (K+1) alle 4K Operationen durchgeführt wird und andernfalls eine Operation 1 durchgeführt wird, wobei K sich von 1 auf (n-1) erhöht, wodurch eine Adresswortsequenz erzeugt wird, bei der nur ein einzelnes Bit für benachbarte Adresswörter in der erzeugten Adresswortfolge denselben Wert aufweist.

English

A method of determining the connections between a plurality of address decoders and a plurality of address lines in a memory array, said method comprising: denoting n pairs of address bits, wherein the nth pair of address bits are the least significant bits of an address word; defining n operations of said n pairs of address bits, each operation changing the value of the address word when performed on said address word, wherein each Kth operation, where K is an integer between 1 and n, comprises incrementing the Kth pair of address bits by one term of a 2 bit Gray code and inverting the remaining pairs of address bits; performing said n operations in a predetermined sequence wherein operation (K+1) is performed every 4K operations, otherwise operation 1 is performed, where K increments from 1 to (n-1), whereby a sequence of address words is generated wherein only a single bit has the same value for adjacent address words in said generated sequence of address words.

Last Update: 2014-12-05
Usage Frequency: 1

German

Ein Verfahren der beschnittenen vierflächigen Interpolation unter Verwendung von Interpolationsdatenwerten für die Auswahl unter Verwendung von Eingangsdatenwerten (10), die jeweils d Komponenten aufweisen, wobei die d Komponenten dargestellt werden durch d Sätze von Bits, die jeweils unterteilt sind, um d Sätze von Bits höherer Ordnung (10a) und d Sätze von Bits niedrigerer Ordnung (10b) zu bilden, wobei jeder der d Sätze von Bits niedrigerer Ordnung (10b) n Bits aufweist, wobei die d Sätze von Bits niedrigerer Ordnung (101) als lb 1 , lb 2 , ..., lb d bezeichnet sind, wobei die Bitposition jedes Bits der d Sätze von Bits niedrigerer Ordnung (10b) von dem höchstwertigsten der Bits niedrigerer Ordnung (10b) zu dem niedrigstwertigsten der Bits niedrigerer Ordnung (10b) durch einen Wert von i gekennzeichnet ist, der entsprechend von n - 1 bis 0 reicht, wobei das Verfahren folgende Schritte umfasst: Berechnen eines ersten Satzes von 2 n - 2 Werten unter Verwendung von bitweisen UND-Operationen und bitweisen ODER-Operationen, die mit v[i] gleich 2 d-1 x 1b 1 [i ] + 2 d-2 x 1b 2 [i ] + ... + 2 d-d x 1b d [i] arbeiten, für den Wert von i, der von (n - 1) bis 0 reicht; Auswählen von zumindest dem Minimum von 2 n und 2 d der Interpolationsdatenwerte unter Verwendung einzelner des ersten Satzes von 2 n - 2 Werten, von v[i] für einen der Werte von i gleich n - 1, und der d Sätze von Bits höherer Ordnung (10a); und Addieren eines zweiten Satzes der Interpolationswerte, die von den Interpolationsdatenwerten gebildet werden, von dem Schritt des Auswählens, um eine Summe zu erzeugen.

English

A method of pruned tetrahedral interpolation using interpolation data values for selection using input data values (10) each having d components, said d components represented by d sets of bits each partitioned to form d sets of higher order bits (10a) and d sets of lower order bits (10b) with each of said d sets of lower order bits (10b) having n bits, said d sets of lower order bits (101) designated as Ib 1 , Ib 2 ,..,Ib d with the bit position of each bit of said d sets of lower order bits (10b) designated from the most significant of said lower order bits (10b) to the least significant of said lower order bits (10b) by a value of i ranging, correspondingly, from n-1 to 0, the method comprising the steps of: computing a first set of 2 n -2 values using bitwise AND operations and bitwise OR operations operating upon v[i] equal to 2 d-1 × Ib 1 [i] + 2 d-2 × Ib 2 [i] +...+ 2 d-d × Ib d [i] for said value of i ranging from (n-1) to 0; selecting at least the minimum of 2 n and 2 d of said interpolation data values using ones of said first set of 2 n -2 values, v[i] for one of said values of i equal n-1, and said d sets of higher order bits (10a); and adding a second set of said interpolation data values formed from said interpolation data values from said step of selecting to generate a sum.

Last Update: 2014-12-05
Usage Frequency: 1

German

Ein Verfahren der vierflächigen Interpolation unter Verwendung von Interpolationsdatenwerten für eine Auswahl unter Verwendung von Eingangsdatenwerten (10), die jeweils d Komponenten aufweisen, wobei die d Komponenten dargestellt sind, durch d Sätze von Bits, die jeweils unterteilt sind, um d Sätze von Bits höherer Ordnung (10a) und d Sätze von Bits niedrigerer Ordnung (10b) zu bilden, wobei jeder der d Sätze von Bits niedrigerer Ordnung (10b) n Bits aufweist, wobei die d Sätze von Bits niedrigerer Ordnung (10b) als 1b 1 , 1b 2 , ..., 1b d bezeichnet sind, wobei die Bitposition jedes Bits der d Sätze von Bits niedrigerer Ordnung (10b) von dem höchstwertigsten der Bits niedrigerer Ordnung (10b) zu dem niedrigstwertigsten der Bits niedrigerer Ordnung (10b) durch einen entsprechenden Wert von i gekennzeichnet ist, der von n - 1 bis 0 reicht, wobei das Verfahren folgende Schritte umfasst: Berechnen eines ersten Werts gemäß v[i] = 2 d-1 x lb 1 [i] + 2 d-2 x lb 2 [i] + ... + 2 d-d x lb d [i] für den Wert von i gleich (n - 1); Berechnen eines ersten Satzes von UND-Werten gemäß v[n-1] & k, für den Wert von k, der von 2 d-1 bis 0 reicht; Berechnen eines ersten Satzes von ODER-Werten gemäß v[n-11] | k, für den Wert von k, der von 2 d-1 bis 0 reicht; Auswählen eines ersten Satzes von 2 d Paaren der Interpolationsdatenwerte unter Verwendung des ersten Satzes der UND-Werte und des ersten Satzes der ODER-Werte, wobei jedes des ersten Satzes von 2 d Paaren unter Verwendung eines des ersten Satzes von UND-Werten und eines des ersten Satzes von ODER-Werten ausgewählt wird, jeweils berechnet unter Verwendung des gleichen Werts von k; und Berechnen eines ersten Satzes von 2 d Summen durch Summieren jedes des ersten Satzes von 2 d Paaren der Interpolationsdatenwerte.

English

A method of tetrahedral interpolation using interpolation data values for selection using input data values (10) each having d components, said d components represented by d sets of bits each partitioned to form d sets of higher order bits (10a) and d sets of lower order bits (10b) with each of said d sets of lower order bits (10b) having n bits, said d sets of lower order bits (10b) designated as 1b 1 , 1b 2 ,..,1b d with the bit position of each bit of said d sets of lower order bits (10b) designated from the most significant of said lower order bits (10b) to the least significant of said lower order bits (10b) by a value of i ranging, correspondingly, from n-1 to 0, the method comprising the steps of: computing a first value according to v[i] = 2 d-1 × 1b 1 [i] + 2 d-2 × 1b 2 [i] +...+ 2 d-d × 1b d [i] for said value of i equal to (n-1); computing a first set of AND values according to v[n-1] & k, for said value of k ranging from 2 d -1 to 0; computing a first set of OR values according to v[n-1] | k, for said value of k ranging from 2 d -1 to 0; selecting a first set of 2 d pairs of said interpolation data values using said first set of said AND values and said first set of said OR values, each of said first set of 2 d pairs selected using one of said first set of said AND values and one of said first set of said OR values each computed using the same of said value of k; and computing a first set of 2 d sums by summing each of said first set of 2 d pairs of said interpolation data values.

Last Update: 2014-12-05
Usage Frequency: 1

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German

1 n ) niedrigstwertigstes Zeichen sind, und c) das Ergebnis mit dezimaler Korrektur und Übertragverarbeitung zu Null zu addieren, wenn die 4-Bit-Daten aus dem ersten Schieberegister (1 1 , 1 2 , ...

English

1 ) is LSD, and (c) add the resultant to zero with decimal correction and carrying processing, when the 4 bits data from the first shift-register (1 , 1 ...

Last Update: 2014-12-05
Usage Frequency: 1

German

Bildverarbeitungseinrichtung , mit einer Eingabeeinrichtung (103) zur Eingabe einer Vielzahl von Bilddaten mit einer vorbestimmtern Anzahl von Farbkomponenten 2 nacheinander und wiederholt in Synchronismus mit einem vorbestimmten Takt (102), einer Speichereinrichtung (104) zur Speicherung der Bilddaten entsprechend einer vorgegebenen Adresse, und einer Adressenerzeugungseinrichtung (105) zur Erzeugung von Adressen (A0-A14) in Synchronismus mit dem vorbestimmten Takt (102) durch Zählen von Zählerwerten (Q0-Q14), wobei die Adressenerzeugungseinrichtung (105) die n höchstwertigsten Bits der Adressen in Abhängigkeit von den vorbestimmten n niedrigstwertigsten Bits der jeweiligen Zählerwerte erzeugt.

English

An image processing device comprising input means (103) for inputting a plurality of image data comprising a predetermined number of color components 2 n successively and repeatedly in synchronism with a predetermined clock (102), memory means (104) for memorizing said image data following a given address, and address generating means (105) for generating addresses (A0-A14) in synchronism with said predetermined clock (102) by counting counter values (Q0-Q14), wherein said address generating means (105) generates the n uppermost bits of said addresses in accordance with the predetermined n lowermost bits of the respective counter values.

Last Update: 2014-12-05
Usage Frequency: 1

German

Bildverarbeitungseinrichtung nach Anspruch 1, wobei die Bilddaten vier Farbkomponenten (n=2) umfassen und wobei die beiden niedrigstwertigsten Bits (Q0, Q1) der Zählerwerte die beiden höchstwertigsten Bits (A13, A14) der Adressen bestimmen.

English

The image processing device according to claim 1, wherein the image data comprises four color components (n=2) and wherein the two lowermost bits (Q0, Q1) of the counter values define the two uppermost bits (A13, A14) of the addresses.

Last Update: 2014-12-05
Usage Frequency: 1

German

Eingangs-Ausgangssystem nach Anspruch 1, dadurch gekennzeichnet, daß der Bitfeldspeicher (62) aus zwei Bänken (96,98) aufgebaut ist, von denen jede durch wenigstens ein dynamisches RAM-Feld gebildet wird, das in der Lage ist, CAS-vor-RAS Wiederauffrischungszyklen auszuführen, die Bitfeld-Lesemittel (64) einen Zeilenadress-Zahler (84), einen Spaltenadress-Zähler (86) und einen Multiplexer (88) zur Zufuhr von gemultiplexten Zeilen- und Spaltenadressen an beide Bänke des Bitfeldspeichers. und einen Strobe-Signalgenerator (90) mit zwei Ausgängen (AS₀,AS₁) zur Abgabe von Zeilenadress-Strobes (RAS) und Spaltenadress-Strobes (CAS) aufweist, wobei die Reihenfolge der Zeilen- und Spaltenadress-Strobes in Abhängigkeit vom Zustand des niedrigstwertigsten Bits (RA₀) des Spaltenadress-Zählers periodisch invertiert wird, und wobei der Zeilenadress-Strobeeingang (RAS₀) der ersten Bank (96) und der Spaltenadress-Strobeeingang (CAS₁) der zweiten Bank (98) mit dem ersten Ausgang (AS₀) des Strobe-Signalgenerators verbunden sind, wohingegen der Spaltenadress-Strobeeingang (CAS₀) der ersten Bank (96) und der Zeilenadress-Strobeeingang (RAS₁) der zweiten Bank (98) mit dem zweiten Ausgang (AS₁) des Strobe-Signalgenerators verbunden sind.

English

Front-end system according to claim 1, characterized in that said bitmap memory (62) is composed of two banks (96, 98) each of which is constituted by at least one dynamic RAM array adapted to perform CAS-before-RAS refresh cycles, said bitmap reading means (64) comprise a row address counter (84), a column address counter (86) and a multiplexer (88) for supplying multiplexed row and column addresses to both banks of the bitmap memory, and a strobe signal generator (90) having two outputs (AS₀, AS₁) for delivering row address strobes (RAS) and column address strobes (CAS), the order of the row and column address strobes being periodically inverted in response to the state of the least significant bit (RA₀) of said column address counter, and wherein the row address strobe port (RAS₀) of the first bank (96) and the column address strobe port (CAS₁) of the second bank (98) are connected to the first output (AS₀) of the strobe signal generator, while the column address strobe port (CAS₀) of the first bank (96) and the row address strobe port (RAS₁) of the second bank (98) are connected to the second output (AS₁) of the strobe signal generator.

Last Update: 2014-12-05
Usage Frequency: 1

German

Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die festgelegte Schrittweite 1 LSB ist, wobei 1 LSB das niedrigstwertigste Bit des jeweiligen Korrekturwerts ist.

English

Method according to Claim 1 or 2, characterized in that the stipulated step size is 1 LSB, 1 LSB being the least significant bit of the respective correction value.

Last Update: 2014-12-05
Usage Frequency: 1

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