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as non-restrictive examples the bus may be of the batibus, fip, jbus, etc. type.
a titre d'exemples non limitatifs le bus peut être du type batibus, fip, jbus, etc...

the module 15 comprises at least a second connector 19 , designed for connection to a first, or external communication bus 20 , for example of batibus or jbus type.
le module 15 comporte au moins un second connecteur 19, destiné à la connexion à un bus de communication 20, par exemple de type batibus ou jbus.

a cpu clock signal (314) generated from a phase lock loop (pll) circuit (312) and a feedback signal (320) of the pll circuit (312) are used in generating a jbus clock signal (318). the cpu clock signal (314) and the feedback signal (320) include the same amount of static phase offset introduced by the pll circuit (312). the cpu clock signal (314) and the feedback signal (320) are input to an alignment detection circuit (316) and used in generating the jbus clock signal (318). in one embodiment, the jbus clock signal (318) is generated in synchronization with the cpu clock signal (314) and having the frequency of the feedback signal (320). the present invention reduces or eliminates misalignment of the leading edge of the jbus clock signal (318) with reference to a specific leading edge of the cpu clock signal (314) due to the presence of static phase offset introduced by the pll circuit (312).
on utilise un signal d'horloge d'unité centrale (cpu) (314) produit par un circuit de boucle à verrouillage de phase (pll) (312) et un rétrosignal (320) du circuit de pll (312) pour produire un signal d'horloge (318) de jbus. le signal d'horloge de la (cpu) (314) et le rétrosignal (320) présentent une même quantité de compensation de déphasage statique due au circuit de pll (312). le signal d'horloge de la (cpu) (314) et le rétrosignal (320) sont introduits dans un circuit de détection d'alignement (316), puis utilisés pour produire le signal d'horloge (318) du jbus. dans une exécution, le signal d'horloge (318) du jbus est synchronisé avec le signal d'horloge de la (cpu) (314) et présente la fréquence du rétrosignal (320). la présente invention permet de réduire ou d'éliminer les défauts d'alignement du front du signal d'horloge (318) du jbus par rapport au front spécifique du signal d'horloge de la (cpu) (314), du fait de la compensation du déphasage statique due au circuit pll (312).