検索ワード: ablaufsteuerungseinrichtungen (ドイツ語 - フランス語)

divisionsschaltkreis, der die folgenden merkmale aufweist: ein n-bit-divisor-register (3) zum speichern eines n-bit-divisors, ein dividenden-register (7), einen subtrahierer (28) zum ausführen einer subtraktion, der auch ein borrow-bit liefert, und eine ablaufsteuerungseinrichtung (1) zur steuerung der ausführung der division durch schiebeoperationen und durch subtraktionen in abhängigkeit des auftretens des durch den subtrahierer (28) gelieferten borrow-bits, dadurch gekennzeichnet, daß das dividenden-register (7) ein n-bit-register ist, um darin einen n-bit-divisor zu speichern, daß ein n/2-bit-rest-register (14) vorgesehen ist, um ein bit abzuspeichern, das von der position des höchstwertigen bits (msb) des dividenden-registers (7) in die position von dessen niedrigstwertigem bit (lsb) geliefert wird, daß ein null-abtaster (18) vorgesehen ist, und zwar zum Überwachen eines segments von höheren bits des divisors in dem divisor-register (3) und zum erzeugen eines signals, das anzeigt, wann das segment der höheren bits des divisors nur "nullen" aufweist, daß erste und zweite n/2-bit-latches (8, 12; 71, 72) vorgesehen sind, wobei der subtrahierer (28) auf die anwesenheit des signals vom null-abtaster (18) anspricht, um eine erste subtraktion zwischen einem datensegment von niedrigeren bits im divisor-register (3) und daten in dem rest-register (14) vorzusehen und um eine aus der ersten subtraktion erzeugte ausgabe in den ersten n/2-bit-latch (12) zu schreiben, und auf die abwesenheit des signals vom null-abtaster (18) anspricht, um eine zweite subtraktion zwischen einem datensegment von niedrigeren bits im divisor-register (3) und einem datensegment von höheren bits im dividenden-register (7) vorzusehen, und um eine dritte subtraktion zwischen einem datensegment von höheren bits im divisor-register (3) und daten im rest-register (14) vorzusehen und um aufeinanderfolgende ausgaben jeweils in die zweiten und ersten n/2-bit-latches (12, 8; 71, 72) zu schreiben, wobei die ablaufsteuerungseinrichtung (1) auf die anwesenheit des signals vom null-abtaster (18) anspricht, um bits in den rest- und dividenden-registern (14, 7) um eine bitposition zu den msb-positionen derselben hin zu schieben, um daten vom ersten n/2-bit-latch (12, 71) in das rest-register (14) einzulesen, wenn entweder eine "1" in der msb-position dieses rest-register (14) auftritt oder wenn durch den subtrahierer (28) kein borrow-bit erzeugt wird, und um einen quotienten und einen rest jeweils von den dividenden- und rest-registern (7, 14) einzulesen, wenn die erste subtraktion n-mal wiederholt wird, und auf die abwesenheit des signals vom null-abtaster (18) anspricht, um bits in den rest- und dividenden-registern (14, 7) um eine bitposition zu den msb-positionen derselben hin zu schieben, wobei als antwort auf das durch den subtrahierer (28) erzeugte borrow-bit eine "1" zu der lsb-position des datensegments der höheren bits vom divisor-register (3) addiert wird, um daten von den ersten und zweiten n/2-bit-latches (12, 8) jeweils in das rest-register (14) und das dividenden-register (7) einzulesen, und um einen quotienten von den rest- und dividenden-registern (14, 7) einzulesen, wenn die zweiten und dritten subtraktionen n-mal wiederholt werden, und daß logische gatter (34-37) zum schreiben einer "1" in die lsb-position des dividenden-registers (7) vorgesehen sind, und zwar als antwort auf eine "1" in der msb-position des rest-registers (14) oder als antwort auf die abwesenheit des borrow-bits, wenn jede der ersten, zweiten und dritten subtraktion ausgeführt ist.
circuit de division comprenant : un registre de diviseur de n bits (3) pour stocker dedans un diviseur de n bits, un registre de dividende (7), un soustracteur (28) pour réaliser une soustraction produisant également un bit de retenue négative et un moyen de commande de séquence (1) pour commander l'exécution de la division au moyen d'opérations de décalage et de soustractions en fonction de la survenue du bit de retenue négative produit par le soustracteur (28), caractérisé en ce que : le registre de dividende (7) est un registre de n bits pour stocker dedans un diviseur de n bits ; et par un registre de reste de n/2 bits (14) pour stocker un bit appliqué depuis la position de bit de poids fort (msb) du registre de dividende (7) à sa position de bit de poids faible (lsb) ; un détecteur de zéro (18) pour surveiller un segment de bits supérieurs du diviseur dans ledit registre de diviseur (3) et pour générer un signal indiquant lorsque le segment de bits supérieurs du diviseur comporte seulement des "0" ; des première et seconde bascules de n/2 bits (8, 12 ; 71, 72), le soustracteur (28) étant sensible à la présence du signal provenant du détecteur de zéro (18) pour réaliser une première soustraction entre un segment de bits inférieurs de données dans le registre de diviseur (3) et des données dans le registre de reste (14) et pour écrire une sortie générée à partir de la première soustraction dans la première bascule de n/2 bits (12) ; et étant sensible à l'absence du signal provenant du détecteur de zéro (18) pour réaliser une seconde soustraction entre un segment de bits inférieurs de données dans le registre de diviseur (3) et un segment de bits supérieurs de données dans le registre de dividende (7) ; et pour réaliser une troisième soustraction entre un segment de bits supérieurs de données dans le registre de diviseur (3) et des données dans le registre de reste (14) et pour écrire des sorties successives respectivement dans les seconde et première bascules de n/2 bits (12, 8 ; 71, 72), le moyen de commande de séquence (1) étant sensible à la présence du signal provenant du détecteur de zéro (18) pour décaler des bits dans les registres de reste et de dividende (14, 7) d'une position d'un bit en direction de leurs positions de msb, pour lire des données dans la première bascule de n/2 bits (12, 71) dans le registre de reste (14) soit lorsqu'un "1" apparaít à la position de msb du registre de reste (14) soit lorsqu'un bit de retenue négative n'est pas généré par le soustracteur (28), pour lire un quotient et un reste respectivement dans les registres de dividende et de reste (7, 14) lorsque la première soustraction est répétée n fois ; et étant sensible à l'absence du signal provenant du détecteur de zéro (18) pour décaler des bits dans les registres de reste et de dividende (14, 7) d'une position d'un bit en direction de leurs positions de msb, pour additionner un "1" à la position de lsb du segment de bits supérieurs de données provenant du registre de diviseur (3) en réponse au bit de retenue négative généré par le soustracteur (28), pour lire des données dans les première et seconde bascules de n/2 bits (12, 8) dans respectivement le registre de reste (14) et le registre de dividende (7) et pour lire un quotient dans les registres de reste et de dividende (14, 7) lorsque les seconde et troisième soustractions sont répétées n fois ; et des moyens de porte logique (34-37) pour écrire un "1" à la position de lsb du registre de dividende (7) en réponse à un "1" à la position de msb du registre de reste (14) ou en réponse à l'absence du bit de retenue négative lorsque chacune desdites première, seconde et troisième soustractions est réalisée.