検索ワード: nsou (フランス語 - 英語)

daybaya nsou gaston
daybayansou gaston

b3), le mot de sortie étant présent à une sortie du circuit logique, à des sorties des multiplexeurs binaires, et dans lequel le mot de sortie représente un minimum des deux mots d'entrée et les bits (c0 ... c3) du mot de sortie peuvent être générés successivement dans le temps avec un poids décroissant, caractérisé en ce - qu'il permet de former, dans un i-ième niveau (s2) à partir d'un i-ième bit (a2) du premier mot d'entrée, d'un i-ième bit (b2) du deuxième mot d'entrée, d'un premier signal d'entrée de comparaison (nei2g) d'un i-ième niveau +1 de poids directement plus fort (s3u) et d'un deuxième signal d'entrée de comparaison (nsi2g) d'un i-ième niveau +1 de poids directement plus fort (s3u), un premier signal de sortie de comparaison (e02g) pour un i-ième niveau -1 (s1u) de poids directement plus faible, un deuxième signal de sortie de comparaison (s02g) pour le i-ième niveau -1 (s1u) de poids directement plus faible et un i-ième bit (c2u) du mot de sortie, - que, à un i-ième niveau impair (s1u), le premier signal de sortie de la comparaison (neou) du i-ième niveau impair peut être formé à partir d'une opération et inversé (25) portant sur le premier signal d'entrée de la comparaison (eiu) du i-ième niveau en effectuant une opération d'égalité (eq) des i-ièmes bits (au, bu) des deux mots d'entrée, - que, au i-ième niveau impair, le deuxième signal de sortie de la comparaison (nsou) du i-ième niveau peut être formé à partir d'une opération ou inversé (28) portant sur le deuxième signal d'entrée de la comparaison (siu) en effectuant une opération et (26, 27) à partir du i-ième bit du deuxième mot d'entrée, du i-ième bit inversé (nau) du premier mot d'entrée et du premier signal de sortie de la comparaison (eiu), - que, au i-ième niveau impair, un i-ième bit (au) du premier mot d'entrée peut être combiné avec une sortie du multiplexeur binaire (mux) du i-ième niveau et qu'un i-ième bit (cu) du mot de sortie peut être formé pour autant que le deuxième signal de sortie de la comparaison (nsou) du i-ième niveau prenne la valeur zero logique et qu'un i-ième bit (bu) du deuxième mot d'entrée peut être combiné avec une sortie du multiplexeur binaire et qu'un i-ième bit (cu) du mot de sortie peut être formé pour autant que le deuxième signal de sortie de la comparaison (nsou) du i-ième niveau prenne la valeur un logique, - que, à un i-ième niveau pair (s2g), le premier signal de sortie de la comparaison (eog) du i-ième niveau pair peut être formé à partir d'une opération ou inversé (28) du premier signal d'entrée de la comparaison (neig) en effectuant une opération d'égalité (av) des i-ièmes bits (ag, bg) des deux mots d'entrée, - que, au i-ième niveau pair, le deuxième signal de sortie de la comparaison (sog) peut être formé à partir d'une opération et inversé (41) du deuxième signal d'entrée de la comparaison (nsig) en effectuant une opération et inversé (40) à partir du i-ième bit inversé (nag) du premier mot d'entrée, du i-ième bit du deuxième mot d'entrée (bg) et du premier signal d'entrée inversé (39) de la comparaison (neig), - que, au i-ième niveau pair, il est possible, à l'aide du multiplexeur binaire (mux') du i-ième niveau pair, de combiner un i-ième bit (ag) du premier mot d'entrée avec une sortie du multiplexeur binaire du i-ième niveau pour autant que le deuxième signal de sortie de la comparaison (sog) du i-ième niveau pair prenne la valeur un logique et qu'un i-ième bit (bg) du deuxième mot d'entrée peut être combiné avec une sortie du multiplexeur binaire pour autant que le deuxième signal de sortie de la comparaison (sog) du i-ième niveau prenne la valeur zero logique, - que, à un niveau de poids fort (s3u), une entrée destinée au premier signal d'entrée de la comparaison (ei3u) est alimentée par un un logique et qu'une entrée destinée au deuxième signal d'entrée de la comparaison (si3u) est alimentée par un zero logique pour autant qu'il s'agisse d'un niveau impair (s1u, s3u) et qu'une entrée destinée au premier signal d'entrée de la comparaison est alimentée par un zero logique et qu'une entrée destinée au deuxième signal d'entrée de la comparaison est alimentée par un un logique pour autant qu'il s'agisse d'un niveau pair (sog, s2g).
digital logic circuit, in which an output word (c0...c3) can be formed from a first input word (a0...a3) and a second input word (b0...b3) with the aid of bit comparators and bit multiplexers (mux, mux'), the output word being present at an output of the logic circuit, at outputs of the bit multiplexers, and in which the output word represents a minimum of the two input words, and in which the bits (c0...c3) of the output word can be generated with falling significance sequentially in time, characterized in that it is possible in each case in an i-th stage (s2) to form from an i-th bit (a2) of the first input word, an i-th bit (b2) of the second input word, a first reference input signal (nei2g) of a next more significant (i + 1)-th stage (s3u) and a second reference input signal (nsi2g) of a next more significant (i + 1)-th stage (s3u) a first reference output signal (e02g) for a next less significant (i - 1)-th stage (s1u), a second reference output signal (s02g) for the next less significant (i - 1)-th stage (s1u) and an i-th bit (c2u) of the output word, in that in the case of an odd-numbered i-th stage (s1u) it is possible to form the first reference output signal (neou) of the odd-numbered i-th stage from a negated and operation (25) of the first reference input signal (eiu) of the i-th stage with an equivalence operation (eq) of the i-th bit (au, bu) of the two input words, in that in the case of the odd-numbered i-th stage it is possible to form the second reference output signal (nsou) of the i-th stage from a negated or operation (28) of the second reference input signal (siu) with an and operation (26, 27) from the i-th bit of the second input word, the negated i-th bit (nau) of the first input word and the first reference output signal (eiu), in that in the case of the odd-numbered i-th stage it is possible to connect an i-th bit (au) of the first input word to an output of the bit multiplexer (mux) of the i-th stage and to form an i-th bit (cu) of the output word, if the second reference output signal (nsou) of the i-th stage assumes the value logic zero, and to connect an i-th bit (bu) of the second input word to an output of the bit multiplexer and to form an i-th bit (cu) of the output word, if the second reference output signal (nsou) of the i-th stage assumes the value logic one, in that in the case of an even-numbered i-th stage (s2g) it is possible to form the first reference output signal (eog) of the even-numbered i-th stage from a negated or operation (28) of the first reference input signal (neig) with an equivalence operation (av) of the i-th bit (ag, bg) of the two input words, in that in the case of the even-numbered i-th stage it is possible to form the second reference output signal (sog) from a negated and operation (41) of the second reference input signal (nsig) with a negated and operation (40) from the negated i-th bit (nag) of the first input word, the i-th bit of the second input word (bg) and the negated (39) first reference input signal (neig), in that in the case of the even-numbered i-th stage it is possible with the aid of the bit multiplexer (mux') of the even-numbered i-th stage to connect an i-th bit (ag) of the first input word to an output of the bit multiplexer of the i-th stage, if the second reference output signal (sog) of the even-numbered i-th stage assumes the value logic one, and to connect an i-th bit (bg) of the second input word to an output of the bit multiplexer, if the second reference output signal (sog) of the i-th stage assumes the value logic zero, in that in the case of a most significant stage (s3u) an input for the first reference input signal (ei3u) is supplied with a logic one and an input for the second reference input signal (si3u) is supplied with a logic zero, insofar as an odd-numbered stage (s1u, s3u) is concerned, and an input for the first reference input signal is supplied with a logic zero and an input for the second reference input signal is supplied with a logic one, insofar as an even-numbered stage (s0g, s2g) is concerned.