Je was op zoek naar: eingangsspeicherschaltung (Duits - Frans)

steuerungsschaltung (2) für unterbrechungsanforderungen mit mehrfachprioritäten an einen mikroprozessor (4), aufweisend: eine eingangsschaltung, welche eine mehrzahl von parallelen eingängen (8) zum empfangen von jeweiligen unterbrechungssignalen und eine eingangsspeicherschaltung (22) aufweist, welche anzeigt, welcher der eingänge ein unterbrechungssignal empfangen hat und diese anzeige speichert bis ein dem jeweiligen unterbrechungssignal zugehöriger unterbrechungsvorgang beendet wurde; eine kennzeichenspeicherschaltung (28) zum speichern einer mehrzahl von unterbrechungskennzeichen (id0, id1, id2, id3), wobei jedes unterbrechungskennzeichen einen unterbrechungsvorgang für die ausführung durch den prozessor (4) und als einem jeweiligen der unterbrechungssignale entsprechenden kennzeichnet; eine entscheidungsschaltung (24), welche mit der eingangsspeicherschaltung (22) verbunden ist, zum bestimmen eines prioritätsstatus für jedes unterbrechungssignal, für welches die anzeige durch die eingangsspeicherschaltung (22) gespeichert wird, und zum auswählen des einen unterbrechungssignals mit dem höchsten prioritätsstatus; und eine ausgangsschaltung (28, 30), welche nur in reaktion auf ein unterbrechungssignal betreibbar ist, welches einen höheren prioritätsstatus als jeder gegenwärtig ausgeführte unterbrechungsvorgang aufweist, und welche auf die entscheidungsschaltung (24) reagiert, um an den prozessor (4) ein ausgewähltes der mehrzahl der unterbrechungskennzeichen, welches dem einen unterbrechungssignal zugeordnet ist, auszugeben (10), dadurch gekennzeichnet, daß : die eingangsspeicherschaltung (22) einen ersten speicher (22) für jeden eingang (8), um anzuzeigen, daß das unterbrechungssignal für diesen eingang empfangen wurde, und einen zweiten speicher (26) für jeden eingang aufweist, um anzuzeigen, daß der unterbrechungsvorgang von diesem eingang gegenwärtig ausgeführt wird; und die steuerungsschaltung (2) ferner eine weitere eingangsschaltung zum empfangen eines unterbrechungsauslösesignals (14) von dem prozessor (4) aufweist, welches anzeigt, daß der prozessor mit einem unterbrechungsvorgang begonnen hat, wobei die eingangsschaltung operativ mit dem zweiten speicher (26) verbunden ist, wobei ein unterbrechungsausführungs-flag (26a, 26b, 26c, 26d), welches dem unterbrechungsvorgang zugeordnet ist, durch das auslösesignal (14) gesetzt wird.
circuit de commande (2) pour requêtes d'interruption à niveaux de priorité multiples vers un microprocesseur (4), comprenant : un circuit d'entrée ayant une pluralité d'entrées parallèles (8) pour recevoir des signaux d'interruption respectifs et comprenant un circuit de mémorisation d'entrée (22) pour fournir une indication des entrées qui ont reçu un signal d'interruption et pour maintenir cette indication jusqu'à ce qu'un processus d'interruption associé au signal d'interruption respectif ait été parachevé ; un circuit de mémorisation d'identifieur (28) pour mémoriser une pluralité d'identifieurs d'interruption (id0, id1, id2, id3), chaque identifieur d'interruption identifiant un processus d'interruption pour exécution par le processeur (4) et correspondant à l'un respectif des signaux d'interruption ; un circuit d'arbitrage (24) connecté au circuit de mémorisation d'entrée (22) pour déterminer un état de priorité pour chaque signal d'interruption pour lequel ladite indication est mémorisée par le circuit de mémorisation d'entrée (22) et pour sélectionner le signal d'interruption d'état de priorité le plus élevé ; et un circuit de sortie (28, 30) actionnable en réponse à un signal d'interruption ayant un état de priorité plus élevé que tout processus d'interruption en cours d'exécution, et en réponse au circuit d'arbitrage (24) pour fournir (10) au processeur (4) l'un sélectionné des identifieurs d'interruption associé audit un signal d'interruption, caractérisé en ce que : le circuit de mémorisation d'entrée (22) inclut une première mémoire (22) pour chaque entrée (8) pour indiquer que le signal d'interruption a été reçu pour cette entrée et une seconde mémoire (26) pour chaque entrée pour indiquer que le processus d'interruption de cette entrée est en cours d'exécution ; et le circuit de commande (2) comprend en outre un autre circuit d'entrée pour recevoir un signal de début d'interruption (14) en provenance du processeur (4) indiquant que le processeur a commencé à exécuter le processus d'interruption, le circuit d'entrée étant connectable à la seconde mémoire (26), d'où il résulte qu'un drapeau d'exécution d'interruption (26a, 26b, 26c, 26d) associé au processus d'interruption est établi par le signal de début (14).