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the signs of messages received from valiable nodes may be stored by the check node processor module of the invention for use in message extraction
les signes des messages reçus en provenant des noeuds variables peuvent être stockés par le module de processeur de noeuds de vérification selon l'invention pour être utilisés dans l'extraction de messages

the signs of messages received from valiable nodes may be stored by the check node processor module (312) of the invention for use in message extraction.
les signes des messages reçus en provenant des noeuds variables peuvent être stockés par le module de processeur de noeuds de vérification selon l'invention pour être utilisés dans l'extraction de messages.

the check node processor can process messages in variable node order thereby allowing the valiable node processor and check node processor to operate on messages in the same order reducing or eliminating the need to buffer and/or reorder messages passed between check nodes and variable nodes
le processeur de noeuds de vérification peut traiter des messages dans un ordre de noeuds variables ce qui permet ainsi au processeur de noeuds variables et au processeur de noeuds de vérification d'agir sur des messages dans le même ordre, ce qui réduit ou élimine ainsi le recours à la mise en mémoire tampon ou au reclassement des messages envoyés entre les noeuds de vérification et les noeuds variables

methods and apparatus for implementing memory efficient ldpc decodes are described. in accordance with the invention message information is stored in a compressed state (310) for check node processing operations. the state for a check node (321) is fully updated and then subject to an extraction process (316) to generate check node to variable node messages. the signs of messages received from valiable nodes may be stored by the check node processor module (312) of the invention for use in message extraction. the check node processor (308) can process messages in variable node order (304) thereby allowing the valiable node processor and check node processor to operate on messages in the same order reducing or eliminating the need to buffer and/or reorder messages passed between check nodes and variable nodes. graph structures which allow check node processing on one graph iteration to proceed before the previous graph iteration has been completed are also described.
la présente invention concerne des procédés et un appareil permettant d'effectuer des opérations de décodage ldpc avec une efficacité de mémoire élevée. selon la présente invention, des informations de message sont stockées dans un état compressé pour des opérations de traitement de noeuds de vérification. l'état d'un noeud de vérification est entièrement actualisé puis soumis à un processus d'extraction pour générer un noeud de vérification destiné à des message de noeuds variables. les signes des messages reçus en provenant des noeuds variables peuvent être stockés par le module de processeur de noeuds de vérification selon l'invention pour être utilisés dans l'extraction de messages. le processeur de noeuds de vérification peut traiter des messages dans un ordre de noeuds variables ce qui permet ainsi au processeur de noeuds variables et au processeur de noeuds de vérification d'agir sur des messages dans le même ordre, ce qui réduit ou élimine ainsi le recours à la mise en mémoire tampon ou au reclassement des messages envoyés entre les noeuds de vérification et les noeuds variables. cette invention concerne également des structures graphiques permettant de continuer le traitement des noeuds de vérification sur une itération de graphe avant la fin de l'itération de graphe précédente.