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Tyska

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Tyska

Speichereinrichtung nach Anspruch 22, dadurch gekennzeichnet, daß sie ferner umfaßt: eine erste Gatter-Schaltung zum Bilden eines ODER-Signals von Signalen von Spaltenwählleitungen; und eine zweite Gatter-Schaltung zum Bilden eines UND-Signals eines Ausgangssignals der ersten Gatter-Schaltung und eines Schreibaktivierungssignals; wobei eine Bitleitungspaar-Wähleinrichtung (41, 42) zwischen den ersten Leseverstärker (9, 10) und den zweiten Leseverstärker (11, 12) eingefügt ist, wobei die erste Gatter-Schaltung den ersten und zweiten Spaltenwähltransistor (7, 8) steuert, und wobei die zweite Gatter-Schaltung den ersten und zweiten Schreibtransistor (14, 15) steuert.

Engelska

The memory device according to claim 22: characterized by further comprising a first gate circuit for forming an OR signal of signals of column selecting lines; and a second gate circuit for forming an AND signal of an output signal of said first gate circuit and a write activation signal. wherein bit line pair selecting means (41, 42) are inserted between said first sense amplifier (9, 10) and said second sense amplifier (11, 12), said first gate circuit controlling said first and second column selecting transistor (7,8), and said second gate circuit controlling said first and second write transistor (14, 15).

Senast uppdaterad: 2014-12-05
Användningsfrekvens: 1
Kvalitet:

Tyska

Verfahren zum Betreiben des Speichersystems nach einem der Ansprüche 1, 2 oder 3 mit: Bereitstellen des Taktsignals mit der ansteigenden und der abfallenden Flanke: Reagieren auf den mittleren Bereich der ansteigenden Flanke, um das Decodieren zu beginnen, und Reagieren auf den mittleren Bereich der abfallenden Flanke, um das Decodieren mittels des Decodierers zu beenden; und Reagieren auf den mittleren Bereich der abfallenden Flanke und ein Schreibaktivierungssignal, um das Wortleitungssignal auf der ausgewählten Wortleitung zum Schreiben in die Speicherzelle zwischen zu speichern, und Reagieren auf den mittleren Bereich der zweiten ansteigenden Flanke, um das Wortleitungssignal von der ausgewählten Wortleitung nicht mehr zu speichern.

Engelska

The method for memory system operation as claimed in any of claims 1, 2 or 3 including: providing the clock signal having rising and falling edges including: responding to the middle of the rising edge to start decoding and the middle of the falling edge to stop decoding by the decoder; and responding to the middle of the falling edge and a write-enable signal for latching the wordline signal on the selected wordline for the writing to the memory cell and responding to the middle of the second rising edge for unlatching the wordline signal from the selected wordline.

Senast uppdaterad: 2014-12-05
Användningsfrekvens: 1
Kvalitet:

Tyska

Verfahren für den Betrieb eines Speichersystems mit: Bereitstellen von Speicherzellen zur Aufbewahrung von Daten; Schreiben von Daten in die Speicherzellen und Auslesen der Daten aus den Speicherzellen über Bitleitungen; Reagieren auf Wortleitungssignale, die in Wortleitungen übertragen werden, durch Veranlassen, dass die Bitleitungen Daten in Speicherzellen schreiben; Auswählen einer Wortleitung für einen Schreibvorgang in eine Speicherzelle, unter Anwendung eines Decodierers, der zum Empfangen und Decodieren von Adresseninformationen ausgebildet ist, in Reaktion auf ein Taktsignal und ein Adressensignal; Zwischenspeichern eines Wortleitungssignals in Reaktion auf das Taktsignal durch Zuführen des Wortleitungssignals zu der ausgewählten Wortleitung für den Schreibvorgang für die Speicherzelle und nicht mehr Speichern des Wortleitungssignals von der ausgewählten Wortleitung, wenn der Schreibvorgang in die Speicherzelle abgeschlossen ist, dadurch gekennzeichnet, dass Auswählen der Wortleitung das Reagieren auf eine ansteigende Flanke des Taktsignals durch den Decodierer zum Beginnen des Decodierens und das Reagieren auf eine abfallende Flanke des Taktsignals zum Stoppen des Decodierens umfasst; und Zwischenspeichern eines Wortleitungssignals umfasst: Reagieren auf die abfallende Flanke des Taktsignals und auf ein Schreibaktivierungssignal durch Zwischenspeichern des Wortleitungssignals aus der ausgewählten Wortleitung zum Schreiben in die Speicherzelle; und Reagieren auf eine zweite ansteigende Flanke des Taktsignals durch nicht mehr Speichern des Wortleitungssignals von der ausgewählten Wortleitung.

Engelska

A method for memory system operation comprising: providing memory cells for containing data; writing data in and reading data from the memory cells on bitlines; responding to wordline signals on wordlines by causing the bitlines to write data in the memory cells; selecting a wordline for a write to a memory cell using a decoder for receiving and decoding address information in response to a clock signal and an address signal; latching a wordline signal in response to the clock signal by providing the wordline signal to the selected wordline for the write to the memory cell and for unlatching the wordline signal from the selected wordline when the write to the memory cell is complete, characterised in that selecting the wordline includes responding to a rising edge of the clock signal by the decoder to start decoding and a falling edge of the clock signal to stop decoding; and latching a wordline signal includes: responding to the falling edge of the clock signal and a write-enable signal by latching the wordline signal on the selected wordline for writing to the memory cell; and responding to a second rising edge of the clock signal by unlatching the wordline signal from the selected wordline.

Senast uppdaterad: 2014-12-05
Användningsfrekvens: 1
Kvalitet:

Tyska

Speichersystem nach einem der Anspruche 5, 6 oder 7 mit: einem Zeitgeber zur Bereitstellung des Taktsignals, wobei das Taktsignal eine ansteigende und eine abfallende Flanke aufweist, wobei: der Decodierer auf den Beginn der ansteigenden Flanke reagiert, um das Decodieren zu beginnen, und auf den Beginn der abfallenden Flanke reagiert, um das Decodieren zu beenden; und die Zwischenspeicherschaltung ausgebildet ist, auf den mittleren Bereich der abfallenden Flanke und ein Schreibaktivierungssignal zu reagieren, um das Wortleitungssignal auf der ausgewählten Wortleitung für den Schreibvorgang in die Speicherzelle zu speichern, und wobei die Zwischenspeicherschaltung ausgebildet ist, auf den mittleren Bereich der zweiten ansteigenden Flanke zu reagieren, um das Wortleitungssignal von der ausgewählten Wortleitung in dem Zwischenspeicher nicht mehr zu speichern.

Engelska

The memory system as claimed in any of claims 5, 6 or 7 including: a clock providing the clock signal, the clock signal having rising and falling edges wherein: the decoder is responsive to the onset of the rising edge to start the decode and the onset of the falling edge to stop the decode; and the latch circuitry is responsive to the middle of the falling edge and a write-enable signal to latch the wordline signal on the selected wordline for the write to the memory cell, the latch circuitry responsive to the middle of the second rising edge to unlatch the wordline signal from the selected wordline.

Senast uppdaterad: 2014-12-05
Användningsfrekvens: 1
Kvalitet:

Tyska

Bildschirmsteuergerät nach irgendeinem vorhergehenden Anspruch, bei dem die Übersetzungsvorrichtung zumindest einen Speicher (VTS) enthält, der durch die zusammengefassten Signale der Schieberegister adressiert wird, wobei der zumindest eine Speicher im zweiten Auflösungsmodus Bildschirmsteuerwerte speichert, die den Adreßwerten entsprechen, die durch die L Schieberegister repräsentiert werden, die zu einem Zeitpunkt aktiviert werden, wodurch identische Bildschirmsteuerwerte an verschiedenen Speicherplätzen (Tabelle 1) in dem zumindest einen Speicher gespeichert werden Bildschirmsteuergereät nach irgendeinem vorhergehenden Anspruch, bei dem : die Speichervorrichtung einen Pufferspeicher enthält mit I Zeilen und J Spalten an Speicherplätzen, jeder für das Speichern eines Bildelement-Datenwertes, wobei jeder Speicherplatz K Bits aufweist und der Pufferspeicher getrennt ansteuerbare Anschlüsse (SA) für die Schreibaktivierung besitzt, die jedem der K Bits entsprechen für das Aktivieren des Schreibens von Daten in eine entsprechende Bitstelle gemäß den Schreib-Aktivierungssignalen, und Daten -Eingabe / Ausgabe (E/A)-Anschlüsse zum Liefern von Daten zu und aus dem Speicher, wobei das Bildschirmsteuergerät in einem ersten Auflösungsmodus arbeiten kann, in dem alle Schieberegister zu einem Zeitpunkt aktiviert sind, und in einem zweiten Auflösungsmodus, in dem weniger als alle der Schieberegister zu einem Zeitpunkt aktiviert sind, und die Zeilenzählvorrichtung eine Adressiervorrichtung enthält zum Erzeugen eines zyklischen Mehrbitsignals, wobei M Bits an die Speichervorrichtung geliefert werden als ein Adreßsignal zum Auslesen der Bilddaten und des zumindest einen zusätzlichen Bits zur Bezeichnung der während des Betriebs in dem zweiten Auflösungsmodus zu aktivierenden Schieberegister, und Mittel zum Liefern eines Lesesignals (RP LS), das eine Leseoperation bezeichnet, wobei das Bildschirmsteuergerät weiter Mittel einschließt zum Liefern eines Modus-Signals (MODUS), das einen gewünschten Auflösungsmodus bezeichnet, Mittel zum Liefern eines Schreib-Signals (RP SB), das eine Schreiboperation bezeichnet, eine Sende/Empfangsvorrichtung (T1-T3), die zwischen die Daten- E/A-Anschlüsse und den Datenbus eines Hauptrechners geschaltet ist, um Daten in einer Richtung entsprechend einem Richtungssteuersignal an ihren (R)- Steueranschlüssen weiterzuleiten, logische Schaltungen (NAND 5- NAND 6), die auf das Modus-Signal, das Schreibsignal und den Wert des zusätzlichen Bits ansprechen, um die Schreibaktivierungssignale zu liefern, und logische Schaltungen (NAND 3- NAND 4), die auf das Modussignal,das Lesesignal und den Wert des zusätzlichen Bits ansprechen, um die Richtungssteuersignale zu liefern.

Engelska

The display control apparatus as defined in any previous claim wherein said translation means comprises at least one memory (VLT) addressed by the collective outputs of said plurality of shift registers, said at least one memory, in said second resolution mode, storing display control values corresponding to the address values represented by the L shift registers which are enabled at one time, whereby identical display control values are stored at different locations (Table 1) in said at least one memory. The display control apparatus as defined in any previous claim, wherein: said storage means comprises a buffer memory having I lines and J columns of storage locations each for storing a pixel data value, with each storage location having K bits, said buffer memory having separately controllable write enable terminals ( WE ) corresponding to each of said K bits for enabling the writing of data into a respective bit position in accordance with write enable signals, and data Input/Output (I/O) ports for providing data to and from said buffer; said display control apparatus is capable of operating in a first resolution mode in which all shift registers are enabled at one time and a second resolution mode in which less than all of said shift registers are enabled at one time, said line counter means comprises address means for generating a multi-bit cyclical signal, with M bits being provided to said storage means as an address signal for reading out said image data and at least one additional bit for designating shift registers to be enabled during operation in said second resolution mode, and means for providing a read signal (FB RD) designating a read operation; said display control device further includes means for providing a mode signal (MODE) designating a desired resolution mode, means for providing a writ signal (FB WR) designating a write operations, transceiver means (T1-T3) coupled between said data I/O ports and a host processor data bus for passing data in a direction in accordance with a direction control signal at their control (D) terminals; logic means (NAND5-NAND6) responsive to said mode signal, said write signal and the value of said additional bit for providing said write enable signals, and logic means (NAND3-NAND4) responsive to said mode signal, said read signal and the value of said additional bit for providing said direction control signals.

Senast uppdaterad: 2014-12-05
Användningsfrekvens: 1
Kvalitet:

Tyska

Statische Direktzugriffsspeichereinrichtung mit einer Speicherzellenanordnung, die eine Vielzahl von statischen Speicherzellen (MC1 bis MCn), ein Paar von Bitleitungen (BL1, BL1 ) zum Transferieren von Daten nach und von den Speicherzellen in der Speicherzellenanordnung (BL1, BL1 ) und eine Schreibschaltung (17) zum Liefern von Schreibdaten an das Bitleitungspaar aufweist, wobei die statische Direktzugriffsspeichereinrichtung umfaßt: Lasten (10) zum Laden der Bitleitungen; eine Speicherzellen-Ansteuereinrichtung (13) zum selektiven Ansteuern einer der Speicherzellen über eine Ansteuer-Steuereinrichtung (G1) entsprechend einem Zeilenadressignal, welches von außen geliefert wird; eine Schreibmodus-Erfassungseinrichtung (31) zum Erfassen eines Signalzustandsübergangs eines Schreibaktivierungssignals, welches sich auf einen aktiven Zustand ändert; eine Eingangsdatenübergangserfassungseinrichtung (32) zur Erfassung eines Übergangs des von außen gelieferten Eingangsdatenwertes, während einer Fortdauer des aktiven Zustands des Schreibaktivierungssignals; eine Adressignalübergangs-Erfassungseinrichtung (33) zur Erfassung eines Übergangs eines extern angelegten Adressignals während eines aktiven Zustands des Schreibaktivierungssignals; eine Impulssignal-Erzeugungseinrichtung (34) zur Erzeugung eines Impulssignals mit einer vorgegebenen Impulsbreite im Ansprechen auf irgendeines der von der Schreibmodus-Erfassungseinrichtung (31), der Eingangsdatenübergangs-Erfassungseinrichtung (32) und der Adressignalübergangs-Erfassungseinrichtung (33) ausgegebenen Erfassungssignale; wobei die Ansteuer-Steuereinrichtung (G1) der Speicherzellen-Ansteuereinrichtung (13) einen Betrieb während einer Periode erlaubt, in der die Impulssignal-Erzeugungseinrichtung (34) ein Impulssignal erzeugt und einen Betrieb der Speicherzellen-Ansteuereinrichtung (13) während einer Periode sperrt, in der die Impulssignal-Erzeugungseinrichtung ruht; und eine Schreibschaltungs-Steuereinrichtung (35, 19) zum Liefern von Schreibdaten auf Grundlage der Eingangsdaten an die Schreibschaltung (17) während einer Periode, in der die Impulssignal-Erzeugungseinrichtung (34) ein Impulssignal erzeugt, dadurch gekennzeichnet , daß die Schreibsteuereinrichtung (35, 19) an die Schreibschaltungs-Anfangsdaten zum Setzen des Bitleitungspaars (BL1, BL1 ) auf die gleichen Potentiale während der Periode liefert, in der die Impulssignal-Erzeugungseinrichtung (34) ruht; und die Impulssignal-Erzeugungseinrichtung (34) gleichzeitig ein erstes Impulssignal ( WE″ ) und ein zweites Impulssignal ( Φwact ) einer breiteren Impulsbreite als die des ersten Impulssignals erzeugt, wobei das erste Impulssignal an die Ansteuer-Steuereinrichtung (G1) geliefert wird und das zweite Impulssignal an die Schreibschaltungs-Steuereinrichtung (35, 19) geliefert wird.

Engelska

A static random access memory device having a memory cell array having a plurality of static memory cells (MC1 to MCn), a pair of bit lines (BL1, BL1 ) for transferring data to and from said memory cells in said memory cell array (BL1, BL1 ), and a write circuit (17) for supplying write data to said bit line pair, said static random access memory device comprising loads (10) for charging said bit lines; memory cell drive means (13) for selectively driving via drive control means (G1) one of said memory cells in accordance with a row address signal supplied from exterior; write mode detecting means (31) for detecting a signal state transition of a write enable signal changing to an active state; input data transition detecting means (32) for detecting a transition of the input data supplied from exterior, during a continuation of the active state of said write enable signal; address signal transition detecting means (33) for detecting a transition of an externally applied address signal during an active state of said write enable signal; pulse signal generating means (34) for generating a pulse signal with a predetermined pulse width in response to any of the detecting signals outputted from said write mode detecting means (31), said input data transition detecting means (32), and said address signal transition detecting means (33); said drive control means (G1) permitting said memory cell drive means (13) to operate during a period that said pulse signal generating means (34) generates a pulse signal, and inhibiting said memory cell drive means (13) from operating during a period that said pulse signal generating means rests; and write circuit control means (35, 19) for supplying write data based on said input data to said write circuit (17) during a period that said pulse signal generating means (34) generates a pulse signal characterized in that said write control means (35, 19) supplies to said write circuit initial data to set said bit line pair (BL1, BL1 bar) at the same potentials during said period that said pulse signal generating means (34) rests, and said pulse signal generating means (34) simultaneously generates a first pulse signal ( WE″ ) and a second pulse signal ( wact ) of a wider pulse width than that of said first pulse signal, said first pulse signal being supplied to said drive control means (G1), and said second pulse signal being supplied to said write circuit control means (35, 19).

Senast uppdaterad: 2014-12-05
Användningsfrekvens: 1
Kvalitet:

Tyska

Statische Direktzugriffsspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet , daß die Schreibschaltung (17) Schreibpuffer (101, 102) zum Liefern von Schreibdaten an das Bitleitungspaar (BL1, BL1 ) und eine Umschaltschaltung (Q3, Q4) umfaßt, die zwischen die gepaarten Bitleitungen und die Schreibpuffer (101, 102) eingefügt ist; wobei die Umschaltschaltung (Q3, Q4) angeordnet ist, so daß sie nur unter den Bedingungen eingeschaltet wird, daß sich das Schreibaktivierungssignal in einem aktiven Zustand befindet und die Impulserzeugungseinrichtung (34) ein Impulssignal erzeugt; und die Umschaltschaltung (Q3, Q4) angeordnet ist, um die Bitleitungen von den Schreibpuffern (101, 102) zu trennen, wenn die Umschaltschaltung (Q3, Q4) ausgeschaltet wird.

Engelska

A static random access memory device according to claim 1, characterized in that: said write circuit (17) includes write buffers (101, 102) for supplying write data to said bit line pair (BL1, BL1 ) and a switch circuit (Q3, Q4) inserted between said paired bit lines and the write buffers (101, 102), said switch circuit (Q3, Q4) being arranged to be turned on only under conditions that said write enable signal is in an active state and said pulse generating means (34) is generating a pulse signal, and said switch circuit (Q3, Q4) being arranged to separate the bit lines from the write buffers (101, 102) when said switch circuit (Q3, Q4) is turned off.

Senast uppdaterad: 2014-12-05
Användningsfrekvens: 1
Kvalitet:

Tyska

Statische Direktzugriffsspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet , daß die Schreibschaltung (17) Schreibpuffer (101, 102) zum Liefern von Schreibdaten an das Bitleitungspaar (BL1, BL1 ) und eine Umschaltschaltung (Q3, Q4), die zwischen die gepaarten Bitleitungen und die Schreibpuffer (101, 102) eingefügt ist, umfaßt, und die Umschaltschaltung (Q3, Q4) nur unter den Bedingungen eingeschaltet wird, daß das Schreibaktivierungssignal sich in einem aktiven Zustand befindet und die Impulserzeugungseinrichtung (34) ein Impulssignal erzeugt.

Engelska

A static random access memory device according to claim 1, characterized in that said write circuit (17) includes write buffers (101, 102) for supplying write data to said bit line pair (BL1, BL1 ) and a switch circuit (Q3, Q4) inserted between said paired bit lines and the write buffers (101, 102), and said switch circuit (Q3,Q4) is turned on only under conditions that said write enable signal is in an active state and said pulse generating means (34) is generating a pulse signal.

Senast uppdaterad: 2014-12-05
Användningsfrekvens: 1
Kvalitet:

Tyska

Vorrichtung zur Detektierung von Bewegtbilddifferenzen mit einer ersten Speichereinrichtung (80) zum Speichern von ersten Daten eines Bewegtbildsignals, die einem ersten vorbestimmten Bereich entsprechen, der durch Teilen des Bewegtbildsignals erhalten wird, mit einer zweiten Speichereinrichtung (120) zum Speichern von zweiten Daten des Bewegtbildsignals, die einem zweiten vorbestimmten Bereich entsprechen, der durch dieses Teilen des Bewegtbildsignals erhalten wird, wobei in jeder der Speichereinrichtungen (80, 120) ein Überlappungsbereich des Bewegtbildsignals, in dem der erste und der zweite Bereich zusammentreffen, gespeichert wird und wobei die beiden Speichereinrichtungen (80, 120) voneinander unabhängig sind, sowie mit einer Speichersteuereinrichtung zur Steuerung der einzelnen Speichereinrichtungen (80, 120) in der Weise, daß das Bildsignal des Überlappungsbereich in jeder Speichereinrichtung gespeichert wird, gekennzeichnet durch eine mit den Speichereinrichtungen (80, 120) verbundene Detektoreinrichtung (60, 100) zum Detektieren der Differenz zwischen dem laufenden Vollbild und dem vorangehenden Vollbild unabhängig für jeden der vorbestimmten Bereiche des Bildes in der Form von Blockeinheiten zur Verarbeitung des in jeder der Speichereinrichtungen (80, 120) gespeicherten Bewegtbildsignals, sowie , daß die Speichersteuereinrichtung (2) aufweist: einen Zähler (20) zur Erzeugung einer Folge von Schreibadressensignalen (WADR), einen Subtrahierer (24), der die Schreibadressensignale aufnimmt und von ihnen einen Offsetwert subtrahiert, um Offset-Schreibadressensignale (WADR') zu erzeugen, eine von einem ersten Maskiersignal (MASK1) gesteuerte erste Maskierschaltung (26) für die Erzeugung von ersten Schreibaktivierungssignalen (WE1) zur Steuerung der ersten Speichereinrichtung (80) während einer ersten Periode (t4-t6), eine von einem zweiten Maskiersignal (MASK2) gesteuerte zweite Maskierschaltung (28) für die Erzeugung von zweiten Schreibaktivierungssignalen(WE2) zur Steuerung der zweiten Speichereinrichtung (120) während einer zweiten Periode (t5-t7), wobei die erste Speichereinrichtung (80) während der genannten ersten Periode (t4-t6) Daten des Bewegtbildsignal an Adressen speichert, die durch die Schreibadressensignale (WADR) spezifiziert sind, die zweite Speichereinrichtung (120) während der genannten zweiten Periode (t5-t7) Daten des Bewegtbildsignal an Adressen speichert, die durch die Offset-Schreibadressensignale (WADR') spezifiziert sind, und wobei die erste Periode (t4-t6) und die zweite Periode (t5-t7) in einer Überlappungsperiode (t5-t6) einander überlappen, die dem genannten Überlappungsbereich entspricht und in der Daten des Bewegtbildsignals sowohl in die erste Speichereinrichtung (80) als auch in die zweite Speichereinrichtung (120) eingeschrieben werden.

Engelska

A motion image difference detecting apparatus comprising: first memory means (80) for storing first data of a motion image signal corresponding to a first predetermined area obtained by dividing said motion image signal; second memory means (120) for storing second data of said motion image signal corresponding to a second predetermined area obtained by so dividing said motion image signal, an overlap area of said motion image signal where said first and second areas meet being stored in each of said memory means (80, 120), said two memory (80, 120) means being independent of each other; and a memory controller (2) for controlling each of said memory means (80, 120), so as to store into each memory the image signal of said overlap area; characterised by detecting means (60, 100) connected to said memory means (80, 120) for detecting a difference between the present frame image and the preceding frame image independently for each predetermined area of the image in the form of block units for processing said motion image signal stored in each of said memory means (80, 120); and in that said memory controller (2) comprises: a counter (20) for generating a sequence of write address signals (WADR); a subtractor (24) for receiving said write address signals and subtracting an offset value therefrom to generate offset write address signals (WADR'); a first masking circuit (26) for generating first write enable signals (WE1) for controlling said first memory (80) means during a first period (t4-t6), said first masking circuit being controlled by a first masking signal (MASK1); a second masking circuit (28) for generating a second write enable signal (WE2) for controlling said second memory means (120) during a second period (t5-t7), said second masking circuit being controlled by a second masking signal (MASK2); wherein said first memory means (80) stores data of said motion image signal at addresses specified by said write address signals (WADR) during said first period (t4-t6), said second memory means (120) stores data of said motion image signal at addresses specified by said offset write address signals (WADR') during said second period (t5-t7) and said first period (t4-t6) and said second period (t5-t7) overlap for an overlap period period (t5-t6) corresponding to said overlap area during which data of said motion image signal is written to both said first memory means (80) and said second memory means (120).

Senast uppdaterad: 2014-12-05
Användningsfrekvens: 1
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Tyska

Empfänger nach Anspruch 11 oder 12, bei dem die Unterbindungseinrichtung ferner ein NOR-Gatter (906) mit zwei Eingängen und einem Ausgang aufweist, wobei die Eingänge jeweils mit dem Ausgang der Halteschaltung und den Ausgängen der Zeitsteuerungseinrichtung gekoppelt sind und der Ausgang des NOR-Gatters eine getaktetes Schreibaktivierungssignal liefert.

Engelska

A receiver as claimed in claim 11 or 12 wherein the disable means further includes a 'NOR' gate (906) having two inputs and an output, said inputs coupled respectively to the output of the latch circuit and to the output of the timing means whereby the output of the 'NOR' gate provides an enabled clocked write signal.

Senast uppdaterad: 2014-12-05
Användningsfrekvens: 1
Kvalitet:

Tyska

Kippspeicher (110), umfassend: ein Array von Speicherzellen (112) die zwischen zwei logischen Zuständen hin und her schalten, um Informationsspeicherwerte anzuzeigen; eine Bitdecodierungslogik (124), zum Empfangen einer Spaltenadresse und zum Bereitstellen eines Bitauswahlsignals an das Array von Speicherzellen, um eine vorbestimmte Spalte von Bits in dem Array von Speicherzellen auszuwählen; eine Wortdecodierungslogik (114, 118) zum Empfangen einer Zeilenadresse und Bereitstellen eines wortauswählsignals an das Array von Speicherzellen, um eine vorbestimmte Zeile von Bits in dem Array von Speicherzellen auszuwählen; einen Lesewortleitungstreiber (120), der mit dem Array von Speicherzellen gekoppelt ist, zum Ansteuern einer vorbestimmten Wortleitung als Antwort auf die Wortdecodierungslogik; ein Schreibewortleitungstreiber (116) der mit dem Array von Speicherzellen gekoppelt ist; zum Ansteuern einer vorgebestimmten Wortleitung als Antwort auf die Wortdecodierungslogik und ein Sehreibaktivierungssignal; eine Fühlerschaltung (122), die mit der Bitdecodierungslogik gekoppelt ist, um festzustellen, welchen der zwei logischen Zustände ein durch die Zeilenadresse und Spältenadresse ausgewähltes Bit hat; einen Komparator (130) der mit der Fühlerschaltung gekoppelt ist, um eine Ausgabe der Fühlerschaltung mit einem neuen Wert zu vergleichen, der an eine vorbestimmte Adresse, umfassend eine Zeilenadresse und eine Spaltenadresse, geschrieben werden soll, um zu bestimmen, ob der neue Wert verschieden von oder identisch mit dem gespeicherten Datenwert ist; und eine Schaltung (128, 130), die mit dem Komparator gekoppelt ist, zum Ansteuern der von der Bitdecodierungslogik als Antwort auf das Schreibaktivierungssignal bestimmten Spalte, und Vervollständigen der Kippschreiboperation an der vorbestimmten Adresse, falls der neue Wert verschieden von dem gespeicherten Datenwert ist, wobei die Schaltung die Kippschreiboperation an der vorbestimmten Adresse beendet, falls der neue, zu schreibende Wert identisch mit dem gespeicherten Datenwert ist.

Engelska

A toggle memory (110) comprising: an array of memory cells (112) that toggle between two logic states to indicate information storage values; bit decode logic (124) for receiving a column address and providing a bit select signal to the array of memory cells for selecting a predetermined column of bits in the array of memory cells; word decode logic (114, 118) for receiving a row address and providing a word select signal to the array of memory cells for selecting a predetermined row of bits in the array of memory cells; a read word line driver (120) coupled to the array of memory cells for driving a predetermined word line in response to the word decode logic; a write word line driver (116) coupled to the array of memory cells for driving a predetermined word line in response to the word decode logic and a write enable signal; a sense circuit (122) coupled to the bit decode logic for determining which of the two logic states a bit selected by the row address and column address has; a comparator (130) coupled to the sense circuit for comparing an output of the sense circuit with a new value to be written to a predetermined address comprising the row address and the column address to determine if the new value is different or identical to the stored data value; and circuitry (128, 130) coupled to the comparator for driving the predetermined column determined by the bit decode logic in response to the write enable signal and completing the write toggling operation at the predetermined address if the new value is different from the stored data value, the circuitry terminating the write toggling operation at the predetermined address if the new value to be written is identical to the stored data value.

Senast uppdaterad: 2014-12-05
Användningsfrekvens: 1
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Tyska

Rahmenpuffer-Speichervorrichtung nach irgendeinem der Ansprüche 1 bis 5, wobei der Pixelzugriff eine zustandslose anfängliche Datenschreiboperation ist, die einen Datenwert, der über den Weitergabebus empfangen wird, in den Pixel-Cache-Block schreibt, der von der Speicherzugriffsaufforderung spezifiziert wird, die die Modifikationsmarken-Bits setzt, die durch eine Adresse der Speicherzugriffsaufforderung und durch einen Satz von Schreibaktivierungssignalen spezifiziert werden, die mit dem Datenwert empfangen werden, und die einen Satz von übrigen Modifikationsmarken-Bits in dem Pixel-Cache-Block, der von der Pixelzugriffsaufforderung spezifiziert wird, löscht.

Engelska

A frame buffer memory apparatus according to any of claims 1 to 5, wherein the pixel access is a stateless initial data write operation that writes a data value received over the rendering bus into the pixel cache block specified by the pixel access request, that sets the dirty tag bits specified by an address of the pixel access request and by a set of write enable signals received with the data value, and that clears a set of remaining dirty tag bits in the pixel cache block specified by said pixel access request.

Senast uppdaterad: 2014-12-05
Användningsfrekvens: 1
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Tyska

REG4 aus der Relativadresse ad für das jeweilige Regelsegmentwort bildbar ist, dessen Eingabeadreßeingang A ein Ausgangssignal cne des Zählers CNT_e für den Eingabezeiger zuführbar ist, dessen Datenausgang D mit einem Null-Eingang eines Multiplexers MUX verbunden ist, dessen Ausgabeadreßeingang ein Ausgangssignal cna des Zählers CNT_a für den Ausgabezeiger zuführbar ist und dessen Ausgabeadreßeingang mit einem Eins-Eingang des Multiplexers MUX verbunden ist, dessen Ausgang die Relativadresse ad für das jeweilige Regelsegmentwort führt. Ein Schreibsignal wr, das das Einschreiben der verzögerten Relativadresse adrv in den Adreßspeicher DPRAM ermöglicht, ist in Abhängigkeit des Steuersignals zw bildbar, wobei das Steuersignal zw einen ersten Eingang einer UND-Schaltung A5, ein Taktsignal cls_s einem zweiten Eingang der UND-Schaltung A5 ein Taktsignal clk_m einem dritten Eingang der UND-Schaltung A5 und ein Schreibaktivierungssignal enw einem vierten Eingang der UND-Schaltung A5 zuführbar ist.

Engelska

The output of the multiplexer MUX carries the relative address ad for the respective rule segment word. A write signal wr, which enables the writing of the delayed relative address adrv into the address memory DPRAM, can be formed as a function of the control signal zw, the control signal zw being fed to a first input of an AND circuit A5, a clock signal cls.sub.-- s being fed to a second input of the AND circuit A5, a clock signal clk.sub.-- m being fed to a third input of the AND circuit A5 and a write activation signal enw being fed to a fourth input of the AND circuit A5.

Senast uppdaterad: 2014-12-03
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