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İngilizce

ID: Q62

Almanca

ID: E2192

Son Güncelleme: 2018-02-13
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İngilizce

ID: Q62

Almanca

ID: H37

Son Güncelleme: 2018-02-13
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ID: Q62

Almanca

Nr.: Q62

Son Güncelleme: 2018-02-13
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Q4x; Q61, Q62, ...

Almanca

Q5x; Q71, Q72, ...

Son Güncelleme: 2014-12-05
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Q4x,Q5x; Q61,Q71; Q62,Q72; ...

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Q4x, Q5x; Q61, Q71; Q62, Q72; ...

Son Güncelleme: 2014-12-05
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http://3.bp.blogspot.com/-JxNYWFeVyF0/T-RtrqdKclI/AAAAAAAAAaA/q62-1p1ImtU/s1600/003.JPG

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http://www.hunde-kleinanzeigen.net/export/20100929162303.jpg

Son Güncelleme: 2018-02-13
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İngilizce

A capacitive-load driving circuit as claimed in claim 1, further comprising: a charging path as the second charging path (CL2) with the second switching element (Q62) which is in the charging path in a line common to the first charging path (CL1) so that the second switching element (Q62) and the first switching element (M31) are connected in series and a discharging path as the second discharging path (DL2) with the fourth switching element (Q61) which is in the discharging path in the line common to the first discharging path (DL1) so that the fourth switching element (Q61) and the third switching element (M34) are connected in series; wherein the control circuit switches the first switching element (Q31) "on" while holding the second switching element (Q62) "on" after switching the second switching element (Q62) "on" when charging the capacitive load, and switches the third switching element (M34) "on" while holding the fourth switching element (Q61) "on" after switching the fourth switching element (Q61) "on" when discharging the capacitive load.

Almanca

Treiberschaltung für kapazitive Last nach Anspruch 1, die weiter umfasst: einen Ladepfad als zweiten Ladepfad (CL2) mit dem zweiten Schaltelement (Q62), das in dem Ladepfad in einer mit dem ersten Ladepfad (CL1) gemeinsamen Linie liegt, so dass das zweite Schaltelement (Q62) und das erste Schaltelement (M31) in Reihe geschaltet sind, und einen Entladepfad als zweiten Entladepfad (DL2) mit dem vierten Schaltelement (Q61), das in dem Entladepfad in der mit dem ersten Entladepfad (DL1) gemeinsamen Linie liegt, so dass das vierte Schaltelement (Q61) und das dritte Schaltlement (M34) in Reihe geschaltet sind, wobei die Steuerschattung das erste Schaltelement (Q31) "ein" schaltet, während das zweite Schaltelement (Q62) nach "Ein" schalten des zweiten Schaltetements (Q62) "ein" gehalten wird, wenn die kapazitive Last geladen wird, und das dritte Schaltelement (M34) "ein" schaltet, während das vierte Schaltelement (Q61) nach "Ein" schalten des vierten Schaltelements (Q61) "ein" gehalten wird, wenn die kapazitive Last entladen wird.

Son Güncelleme: 2014-12-05
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İngilizce

A capacitive-load driving circuit as claimed in claim 1, further comprising: the second charging path (CL2') for low voltage use with the second switching element (Q62) which is in the charging path in a line common to the first charging path so that the second switching element (Q62) and the first switching element (M31) are connected in series; a third charging path (CL2") for high voltage use with the second switching element (M39) which is in the third charging path (CL2") in a line independent of the first charging path (CL1); the second discharging path (DL2") for low voltage use with the fourth switching element (Q61) which is in the second discharging path (DL2") in the line common to the first discharging path so that the fourth switching element (Q61) and the third switching element (M34) are connected in series; and a third discharging path (DL2') for high voltage use with the fourth switching element which is in the discharging path in the line independent of the first discharging path; wherein the control circuit sequentially switches the second switching element and then the first switching element of the second charging path for high voltage use "on" while holding the second switching element "on" after switching the second switching element of the second charging path for low voltage "on" when charging the capacitive load, and sequentially switches the fourth switching element and then the third switching element of the second discharging path for high voltage use "on" while holding the fourth switching element "on" after switching the fourth switching element of the second discharging path for low voltage use "on" when discharging the capacitive 35 load.

Almanca

Treiberschaltung für kapazitive Last nach Anspruch 1, die weiter umfasst: den zweiten Ladepfad (CL2') zum Gebrauch niedriger Spannung mit dem zweiten Schaltelement (Q62), das in dem Ladepfad in einer mit dem ersten Ladepfad gemeinsamen Linie liegt, so dass das zweite Schaltelement (Q62) und das erste Schaltelement (M31) in Reihe geschaftet sind; einen dritten Ladepfad (CL2") zum Gebrauch hoher Spannung mit dem zweiten Schaltelement (M39), das in dem dritten Ladepfad (CL2") in einer von dem ersten Ladepfad (CL1) unabhängigen Linie liegt; den zweiten Entladepfad (DL2") zum Gebrauch niedriger Spannung mit dem vierten Schaltelement (Q61), das in dem zweiten Entladepfad (DL2") in der mit dem ersten Entladepfad gemeinsamen Linie liegt, so dass das vierte Schaltelement (Q61) und das dritte Schaltelement (M34) in Reihe geschaltet sind, und einen dritten Entladepfad (DL2') zum Gebrauch hoher Spannung mit dem vierten Schattelement, das in dem Entladepfad in der von dem ersten Entladepfad unabhängigen Linie liegt, wobei die Steuerschaltung nacheinander das zweite Schaltelement und dann das erste Schaltetement des zweiten Ladepfades zum Gebrauch hoher Spannung "ein" schaltet, während das zweite Schaltelement nach "Ein" schalten des zweiten Schaltelements des zweiten Ladepfades zum Gebrauch niedriger Spannung "ein" gehalten wird, wenn die kapazitive Last geladen wird, und nacheinander das vierte Schaltelement und dann das dritte Schaltelement des zweiten Entladepfades zum Gebrauch hoher Spannung "ein" schaltet, während das vierte Schaltelement nach "Ein" schalten des vierten Schaltelements des zweiten Entladepfades zum Gebrauch niedriger Spannung "ein" gehalten wird, wenn die kapazitive Last entladen wird.

Son Güncelleme: 2014-12-05
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İngilizce

A capacitive-load driving circuit for repeatedly charging and discharging a capacitive load (C3) according to an input signal (V2), comprising: a first switching element (Q17; M31) which is in a first charging path (CL1) for use in electrical charging from a power supply (VM) to the capacitive load (C3); a second switching element (Q18; M39; Q62) which is in a second charging path (CL2) for use in electrical charging from an intermediate point (P2) in a series connection of capacitors (C1, C2) to the capacitive load (C3); a third switching element (Q15; M34) which is in a first discharging path (DL1) for use in electrical discharging from the capacitive load to ground; a fourth switching element (Q10; M33; Q61) which is in a second discharging path (DL2) for use in electrical discharging from the capacitive load to said intermediate point (P2); and a control circuit (20) for holding the third and fourth switching elements "off' when charging the capacitive load and sequentially switching the second switching element and then the first switching element "on" and for holding the first and second switching elements "off" when discharging the capacitive load and sequentially switching the fourth switching element and then the third switching element "on", wherein the control circuit includes a circuit (30, 40; U3, U4; U7, U8) for comparing the potential of the input signal with the varying potential of said point (P2) and controls the on-off state of the first, second, third and fourth switching elements on the basis of the output of the circuit.

Almanca

Treiberschaltung für kapazitive Last zum wiederholenden Laden und Entladen einer kapazitiven Last (C3) nach Maßgabe eines Eingangssignals (V2), die umfasst: ein erstes Schaltelement (Q17; M31), das in einem ersten Ladepfad (CL1) liegt, der beim elektrischen Laden von einer Stromversorgung (VM) nach der kapazitiven Last (C3) verwendet wird; ein zweites Schaltelement (Q18; M39; Q62), das in einem zweiten Ladepfad (CL2) liegt, der beim elektrischen Laden von einem Zwischenpunkt (P2) in einer Reihenschaltung von Kondensatoren (C1, C2) nach der kapazitiven Last (C3) vermrendet wird; ein drittes Schaltelement (Q15; M34), das in einem ersten Entladepfad (DL1) liegt, der beim elektrischen Entladen von der kapazitiven Last nach Masse verwendet wird; ein viertes Schaltelement (Q10; M33; Q61), das in einem zweiten Entladepfad (DL2) liegt, der beim elektrischen Entladen von der kapazitiven Last nach dem Zwischenpunkt (P2) verwendet wird, und eine Steuerschaltung (20), die das dritte und vierte Schaltelement "aus" hält, wenn die kapazitive Last geladen wird, und nacheinander das zweite Schaltelement und dann das erste Schaltelement "ein" schaltet und das erste und zweite Schaltelement "aus" hält, wenn die kapazitive Last entladen wird, und nacheinander das vierte Schaltelement und dann das dritto Schaltelement "ein" schaltet, wobei die Steuerschaltung eine Schaltung (30, 40; U3; U4; U7, U8) umfasst, die das Potential des Eingangssignals mit dem veränderlichen Potential des Punktes (P2) vergleicht und den Ein-Aus-Zustand des ersten, zweiten, dritten und vierten Schaltelements auf der Basis des Ausgangs der Schaltung steuert.

Son Güncelleme: 2014-12-05
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İngilizce

A semiconductor memory device comprising: a) a plurality of memory cells (M11/ Mm1/ M1n/ M1n) arranged in rows and columns and storing data bits, respectively; b) a plurality of bit line pairs (BLP1; BLPn) respectively coupled to said columns of said memory cells and having first bit lines (BL1) and second bit lines (BL2) respectively paired with said first bit lines; c) a plurality of word lines (W1/Wm) respectively coupled to said rows of said memory cells and selectively activating said memory cells for producing small differences in voltage level on said plurality of bit line pairs, respectively; d) a plurality of sense amplifier circuits (SA1/SAn) respectively coupled to said plurality of bit line pairs, each of said plurality of sense amplifier circuits providing a first current path (Q43 or Q44) between a first voltage source (Vcc) and one of said first and second bit lines and a second current path (Q45 or Q46) between a second voltages source and the other of said first and second bit lines depending upon said small difference on said associated bit line pair; e) first and second data signal lines (44a/ 44b); f) a column selector circuit (43) interconnecting said first and second data signal lines and said first and second bit lines of one of said plurality of bit line pairs; and g) third and fourth current paths (Q50/ Q51) respectively coupled between said first voltage source (Vcc) and said first and second data signal lines (44a/44b) and supplying supplementary currents to said first and second data signal paths, respectively, for allowing voltage levels on said first and second data signal lines to vary within a predetermined voltage range, characterized by h) a fifth current path (Q41; 71; Q81/81) coupled between said first and second data signal lines and causing the voltage level on one of said first and second data signal lines to follow the voltage level on the other of said first and second data signal lines for keeping a constant potential difference therebetween in case of fluctuation of voltage level at said first voltage source, and i) sixth and seventh current paths coupled between said first voltage source (Vcc) and said first and second data signal lines (44a/44b) and comprising transistors (Q61, Q62) having their respective gate electrodes coupled to the drain nodes thereof, so as to act as diodes allowing current to flow from said first and second data signal lines (44a/44b) to said first voltage source (Vcc) in response to fluctuation of voltage level.

Almanca

Halbleiterspeichervorrichtung mit: a) einer Anzahl von Speicherzellen (M11/ Mm1/ M1n/ M1n), die in Zeilen und Spalten angeordnet sind und jeweils Datenbits speichern, b) einer Anzahl von Bitleitungspaaren (BLP1, BLPn), die jeweils mit den Spalten der Speicherzellen verbunden sind und erste Bitleitungen (BL1) und zweite Bitleitungen (BL2) aufweisen, die mit den ersten Bitleitungen jeweils gepaart sind, c) einer Anzahl von Wortleitungen (W1/ Wm), die jeweils mit den Zeilen der Speicherzellen verbunden sind und selektiv die Speicherzellen aktivieren, um kleine Differenzen im Spannungspegel auf der Anzahl von Bitleitungspaaren jeweils zu erzeugen, d) einer Anzahl von Leseverstärkerschaltungen (SA1/ SAn), die jeweils mit der Anzahl der Bitleitungspaare verbunden sind, wobei jede der Anzahl von Leseverstärkerschaltungen einen ersten Stromweg (Q43 oder Q44) zwischen einer ersten Spannungsquelle (Ycc) und einer der ersten und zweiten Bitleitungen schafft und einen zweiten Stromweg (Q45 oder Q46) zwischen einer zweiten Spannungsquelle und den anderen der ersten und zweiten Bitleitungen, abhängig von der geringen Differenz auf dem zugeordneten Bitleitungspaar, e) ersten und zweiten Datensignalleitungen (44a/ 44b), f) einer Spaltenauswahlschaltung (43), die die ersten und zweiten Datensignalleitungen und die ersten und zweiten Bitleitungen einer der Anzahl von Bitleitungspaaren miteinander verbindet, und g) einem dritten und einem vierten Stromweg (Q50/ Q51), die jeweils zwischen die erste Spannungsquelle (Vcc) und die erste und die zweite Datensignalleitung (44a/ 44b) geschaltet sind und Zusatzströme zu dem ersten bzw. dem zweiten Datensignalweg zuführt, um zu ermöglichen, daß die Spannungspegel auf der ersten und der zweiten Datensignalleitung innerhalb eines vorgegebenen Spannungsbereichs variieren, gekennzeichnet durch h) eine fünften Stromweg (Q41, 71, Q81/ 81), der zwischen die ersten und die zweiten Datensignalleitungen geschaltet ist und bewirkt, daß der Spannungspegel auf einer der ersten und zweiten Datensignalleitungen dem Spannungspegel auf der anderen der ersten und zweiten Datensignalleitungen folgt, um eine Potentialdifferenz zwischen ihnen im Fall von Fluktuationen des Spannungspegels in der ersten Spannungsquelle konstant zu halten, und i) einem sechsten und einem siebten Stromweg, die zwischen die erste Spannungsquelle (Vcc) und die erste und zweite Datensignalleitung (44a/ 44b) geschaltet sind und Transistoren (Q61, Q62) aufweisen, deren Gateelektroden mit ihren Drainknoten verbunden sind, so daß sie als Dioden arbeiten, die es einem Strom ermöglichen, von der ersten und der zweiten Datensignalleitung (44a/ 44b) zur ersten Spannungsquelle (Vcc) in Abhängigkeit von einer Fluktuation des Spannungspegels zu fließen.

Son Güncelleme: 2014-12-05
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İngilizce

A semiconductor memory device comprising a) a memory cell array (32) having a plurality of memory cells (M11 to Mmn) arranged in rows and columns and having respective memory circuits (41) for storing data bits each being of either first or second logic level in a rewritable manner, b) a read-out unit (371 to 37n) operative to selectively read out said data bits from said memory cells, c) a write-in unit (35/351 to 35n/361 to 36n/WD11-WDn1/WD12-WDn2) operative to selectively write data bits into said memory cells, d) a resetting unit having a plurality of resetting circuits (Q46/Q47; Q51/Q52; Q46/Q47/Q61/Q62; Q91/Q92) respectively coupled to said memory circuits, and responsive to an external reset controlling signal for causing said resetting circuits to concurrently supply said resetting data bits to said memory cells, each of said plurality of memory cells having a memory circuit (41) for storing one of said data bits, and a rewriting circuit (Q46/Q47) associated with said memory circuit (41) for writing one of said resetting data bits into said memory circuit (41) in a reset mode, each of said plurality of memory cells further has a switching circuit (Q41/Q44) coupled between said memory circuit and said write-in unit, and responsive to a control signal (WE1-WEn) supplied from said write-in unit so as to be turned off in said reset mode.

Almanca

Halbleiterspeicheranordnung mit a) einem Speicherzellenfeld (32) mit einer Vielzahl von Speicherzellen (M11 bis Mmn), die in Zeilen und Spalten angeordnet sind, und jeweilige Speicherschaltungen (41) zum Speichern von Datenbits in wiedereinschreibbarer Art und Weise haben, die jeweils auf einem ersten oder zweiten Logikpegel sind, b) einer Ausleseeinheit (371 bis 37n), die zum selektiven Herauslesen der Datenbits aus den Speicherzellen betrieben werden kann, c) einer Einschreibeeinheit (35/351 bis 35n/361 bis 36n/WD11-WDn1/WD12-WDn2), die zum selektiven Einschreiben von Datenbits in die Speicherzellen betrieben werden kann, d) einer Rückstelleinheit mit einer Anzahl von Rückstellschaltungen (Q46/Q47; Q51/Q52; Q46/Q47/Q61/Q62; Q91/Q92), die jeweils an die Speicherschaltungen gekoppelt sind und auf ein externes Rückstell-Steuersignal ansprechen, um zu bewirken, daß die Rückstellschaltungen laufend die Rückstell-Datenbits den Speicherzellen zuführen, wobei jede der Anzahl Speicherzellen aufweist eine Speicherschaltung (41) zum Speichern eines der Datenbits, und eine Wiedereinschreibschaltung (Q46/Q47), die der Speicherschaltung (41) zugeordnet ist, zum Einschreiben eines der Rückstell-Datenbits in die Speicherschaltung (41) bei einem Rückstellmodus, dadurch , daß jede der Vielzahl Speicherzellen weiterhin eine Umschaltschaltung (Q41/Q44) hat, die zwischen die Speicherschaltung und die Einschreibeinheit gekoppelt ist, und auf ein Steuersignal (WE1-WEn) anspricht, das von der Einschreibeinheit zugeführt wird, um im Rückstellmodus abgeschaltet zu werden.

Son Güncelleme: 2014-12-05
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İngilizce

A polygonal-line characteristic amplifier according to claim 1 or claim 2 in which said minimum-voltage discrimination circuit is constituted by a resistor (R5), an NPN-transistor (Q61), a PNP-transistor (Q62), a constant-current source (65), a base of said NPN-transistor being supplied with said predetermined reference voltage (V REF ), a collector of said NPN-transistor being connected to an external positive voltage source (V + ), an emitter of said NPN-transistor being connected to a base of said PNP-transistor and to said constant-current source, a collector of said PNP-transistor being connected to the ground, an emitter of said PNP-transistor being coupled to said signal input terminal (10) through said resistor, said emitter of said PNP-transistor acting as said output terminal of said minimum-voltage discrimination circuit.

Almanca

Verstärker mit Polygonliniencharakteristik gemäß Anspruch 1 oder 2, in dem die Minimalspannungsdiskriminierungsschaltung durch einen Widerstand (R5), einen NPN-Transistor (Q61), einen PNP-Transistor (Q62), eine Konstantstromquelle (65) gebildet wird, wobei an die Basis des NPN-Transistors die vorbestimmte Bezugsspannung (V REF ) angelegt wird, wobei der Kollektor des NPN-Transistors mit einer externen positiven Spannungsquelle (V + ) verbunden ist, der Emitter des NPN-Transistors mit der Basis des PNP-Transistors und der Konstantstromquelle verbunden ist, der Kollektor des PNP-Transistors mit Masse verbunden ist, der Emitter des PNP-Transistors mit dem Signaleingangsanschluß (10) durch den Widerstand verbunden ist, wobei der Emitter des PNP-Transistors als der Ausgangsanschluß der Minimalspannungsdiskriminierungsschaltung wirkt.

Son Güncelleme: 2014-12-05
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İngilizce

A volume controller as claimed in claim 1, wherein each of the current circuits of the D/A conversion circuit includes: a respective first differential circuit, comprising a first and a second transistor (Q54-Q55, Q56-Q57, Q58-Q59, Q60-Q61, Q62-Q63, Q64-Q65) commonly connected by their emitters; a first constant current source (I , I , I , I , I , I ) connected to the emitters of the first and the second transistors; the base bias source (V1, V2) for the first and the second transistors, and means (SW , SW , SW , SW , SW , SW ) for switching the ON/OFF state of the first and the second transistors by controlling the base voltage of the first transistor (Q54, Q56, Q58, Q60, Q62, Q64) as a function of the parallel data; the collectors of the first transistors of the current circuits being connected to a DC voltage source (V ) and the collectors of the second transistors (Q55, Q57, Q59, Q61, Q63, Q65) being connected with each other, to obtain said sum current.

Almanca

Lautstärkeregler nach Anspruch 1, wobei jede Stromschaltung der D/A-Umsetzschaltung enthält: eine entsprechende erste Differenzschaltung, die einen ersten und einen zweiten Transistor (Q54 - Q55, Q56 - Q57, Q58 - Q59, Q60 - Q61, Q62 - Q63, Q64 - Q65) enthält, die über ihre Emitter miteinander verbunden sind; eine erste Konstantstromquelle (I , I , I , I , I , I ), die mit den Emittern des ersten und des zweiten Transistors verbunden ist; die Basisvorbelastungsquelle (V1, V2) für den ersten und zweiten Transistor, und Vorrichtungen (SW , SW , SW , SW , SW , SW ), die den Ein/Aus-Zustand der ersten und zweiten Transistoren umschalten, indem sie die Basisspannung des ersten Transistors (Q54, Q56, Q58, Q60, Q62, Q64) abhängig von den parallelen Daten regeln, wobei die Kollektoren der ersten Transistoren der Stromschaltungen mit einer Gleichspannungsquelle (V ) verbunden sind und die Kollektoren der zweiten Transistoren (Q55, Q57, Q59, Q61, Q63, Q65) miteinander verbunden sind, damit man den Summenstrom erhält.

Son Güncelleme: 2014-12-05
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İngilizce

Q4x, Q5x) each generating the amplified output of one of a pair of complementary input signals in response to one of said address signals (A₁,A₂,... A ) applied thereto, and the other input circuit portion comprising a plurality of circuit units (Q61,Q71; Q62,Q72;...

Almanca

A x ), die ihnen zugeführt werden, mit : einem Paar von Eingangsschaltungsabschnitten, von denen ein Eingangsschaltungsabschnitt eine Vielzahl von Schaltungseinheiten (Q41, Q51; Q42, Q52; ...;Q4x, Q5x) umfaßt, die jeweils den verstärkten Ausgang von einem von einem Paar von komplementären Eingangssignalen in Abhängigkeit von einem der genannten Adreßsignale (A₁, A₂, ..., A ), die ihnen zugeführtwerden, erzeugen, und der andere Eingangsschaltungsabschnitt eine Vielzahl von schaltungseinheiten (Q61, Q71; Q62, Q72; ...

Son Güncelleme: 2014-12-05
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