Şunu aradınız:: informationsspeicherschaltkreisen (Almanca - Fransızca)

adressierungssystem mit einer vielzahl von adressen-vordekoder-schaltungen (340, 34i) zum erzeugen von vordekodierten adressensignalen (iot/ion-iit/iin) von adressenbits, die mehr als eine adresse anzeigen, in zeit-multiplex-art, einer ersten adressendekodereinheit (31a), die mit der vielzahl von adressenvordekodierern gekoppelt ist zum erzeugen von ersten dekodierten adressensignalen aus den vordekodierten adressensignalen, einer vielzahl von ersten temporären informationsspeicherschaltkreisen (31b), die zwischen die erste adressendekodierereinheit und eine vielzahl von wortleitungen (wl1 bis wlm) gekoppelt sind und in abhängigkeit von ersten und zweiten steuersignalen (ctla2/ebla2) in einer ersten phase die ersten dekodierten adressignale temporär speichern, einer zweiten adressendekodiereinheit (32a), die mit der vielzahl von adressenvordekodern (310-34i) gekoppelt ist, um zweite dekodierte adressensignale aus den vordekodierten adressensignalen zu erzeugen, und einer vielzahl von zweiten temporären informationsspeicherschaltkreisen (32b), die zwischen die zweite adressendekodiereinheit und auswahlsignalleitungen gekoppelt ist und in abhängigkeit von dritten und vierten steuersignalen (ctlb2 und eblb2) in einer zweiten phase nach der ersten phase die zweiten dekodierten adressignale temporär speichern, dadurch gekennzeichnet , daß jeder der vielzahl von ersten temporären informationsspeicherschaltkreisen aufweist: eine halteschaltung (11) mit einem einzelnen n-kanal-feldeffekttransistor (qn11), der in antwort auf das erste steuersignal (ctla2) einen signalpfad für eines der ersten dekodierten adressignale vorsieht, und einem bistabilen schaltkreis (iv11, iv12;11a) mit einem eingangsknoten (n11), der mit dem n-kanal-feldeffekttransistor (qn11) gekoppelt ist, der in abhängigkeit von dem einen der ersten dekodierten adressignale an dem eingangsknoten in aktiviertem zustand ein ausgangssignal (out2) vorsieht, welches einen potentialpegel an einer zugehörigen der wortleitungen ändert, und einen reset-schaltkreis (12), der durch einen einzelnen feldeffektransistor (qp2) verwirklicht wird, welcher zwischen einer konstanten spannungsquelle (vcc) und dem eingangsknoten (n11) des bistabilen schaltkreises (11a) gekoppelt ist und in abhängigkeit vom zweiten steuersignal (ebla2) die halteschaltung ändert zwischen dem aktivierungszustand und einem reset-zustand, wobei der bistabile schaltkreis (11a) im reset-zustand das ausgangssignal (out2) auf einen resetpegel zwingt, unabhängig von dem einen der ersten dekodierten adressignale, und daß jeder der vielzahl von zweiten temporären informationspeicherschaltkreisen aufweist: eine halteschaltung (11) mit einem einzelnen n-kanal-feldeffekttransistor (qn11), der in abhängigkeit vom dritten steuersignal (ctbl2) einen signalpfad für eines der zweiten dekodierten adressignale vorsieht, und einen bistabilen schaltkreis (iv11, iv12; 11a), der einen eingangsknoten (n11) aufweist, der mit dem n-kanal-feldeffekttransistor (qn11) gekoppelt ist, der in abhängigkeit zu dem einen der zweiten dekodierten adressignale am eingangsknoten in aktiviertem zustand ein ausgangssignal (out2) vorsieht, welches einen potentialpegel an einer der zugehörigen auswahlsignalleitungen ändert, und einen reset-schaltkreis, der durch einen einzelnen feldeffekttransistor (qp12) verwirklicht ist, welcher zwischen einer konstanten spannungsquelle (vcc) und dem eingangsknoten (n11) der bistabilen schaltung (11a) gekoppelt ist und in abhängigkeit von dem vierten steuersignal (eblb2) die halteschaltung zwischen dem aktivierten zustand und einem resetzustand ändert, wobei der bistabile schaltkreis (11a) im reset-zustand das ausgangssignal (out2) zwangsweise auf einen resetpegel bringt, unabhängig von dem einen der zweiten dekodierten adressignale.
système d'adressage comportant : une pluralité de circuits prédécodeurs d'adresse (340-34i) pour produire des signaux d'adresse précodés (i0t/i0n-iit/iin) à partir de bits d'adresse indicatifs de plus de une adresse, par multiplexage temporel, une première unité de décodeur d'adresse (31a) reliée à ladite pluralité de prédécodeurs d'adresse pour produire des premiers signaux d'adresse décodés à partir desdits signaux d'adresse prédécodés, une pluralité de premiers circuits de mémorisation temporaire d'informations (31b) montés entre ladite première unité de décodeur d'adresse et une pluralité de lignes de mots (wl1-wlm) et répondant à des premier et deuxième signaux de commande (ctla2/ebla2), au cours d'une première phase, pour mémoriser temporairement lesdits premiers signaux d'adresse décodés, une seconde unité de décodeur d'adresse (32a) reliée à ladite pluralité de prédécodeurs d'adresse (340-34i) pour produire des seconds signaux d'adresse décodés à partir desdits signaux d'adresse prédécodés, et une pluralité de seconds circuits de mémorisation temporaire d'informations (32b) montés entre ladite seconde unité de décodeur d'adresse et des lignes de signaux de sélection et répondant à des troisième et quatrième signaux de commande (ctlb2/eblb2), au cours d'une seconde phase consécutive à ladite première phase, pour mémoriser temporairement lesdits seconds signaux d'adresse décodés, caractérisé en ce que chacun des circuits de ladite pluralité de premiers circuits de mémorisation temporaire d'informations comporte un circuit de verrouillage (11) comportant un unique transistor à effet de champ (qn11) du type à canal n, répondant audit premier signal de commande (ctla2) de façon à ouvrir un passage de signal à l'un parmi lesdits premiers signaux d'adresse décodés, et un circuit bistable (iv11/iv12 ; 11a) possédant un noeud d'entrée (n11) relié audit transistor à effet de champ (qn11) du type à canal n et répondant audit signal parmi lesdits premiers signaux d'adresse décodés, lorsque ledit noeud d'entrée se trouve dans un état validé, pour délivrer un signal de sortie (out2) qui fait varier le niveau de potentiel sur l'une associée desdites lignes de mots, et un circuit de réinitialisation (12) réalisé à l'aide d'un unique transistor à effet de champ (qp12), monté entre une source de tension constante (vcc) et ledit noeud d'entrée (n11) dudit circuit bistable (11a) et répondant audit second signal de commande (ebla2) en faisant basculer ledit circuit de verrouillage entre ledit état validé et ledit état réinitialisé, ledit circuit bistable (11a) faisant passer de force ledit signal de sortie (out2) à un niveau réinitialisé, indépendamment dudit signal parmi lesdits premiers signaux d'adresse décodés, dans ledit état réinitialisé, et en ce que chacun des circuits de ladite pluralité de seconds circuits de mémorisation temporaire d'informations comporte un circuit de verrouillage (11) comportant un unique transistor à effet de champ (qn11) du type à canal n répondant audit troisième signal de commande (ctbl2) en ouvrant un passage à l'un parmi lesdits seconds signaux d'adresse décodés, et un circuit bistable (iv11/iv12 ; 11a) possédant un noeud d'entrée (n11) relié audit transistor à effet de champ (qn11) du type à canal n et répondant audit signal parmi lesdits seconds signaux d'adresse décodés, lorsque ledit noeud d'entrée se trouve dans l'état validé, pour délivrer un signal de sortie (out2) qui fait varier le niveau de potentiel sur l'une associée desdites lignes de signaux de sélection, et un circuit de réinitialisation réalisé à l'aide d'un unique transistor à effet de champ (qp12), monté entre ladite source de tension constante (vcc) et ledit noeud d'entrée (n11) dudit circuit bistable (11a) et répondant audit quatrième signal de commande (eblb2) en faisant basculer ledit circuit de verrouillage entre ledit état validé et ledit état réinitialisé, ledit circuit bistable (11a) faisant passer de force ledit signal de sortie (out2) à un niveau réinitialisé, indépendamment dudit signal parmi lesdits seconds signaux d'adresse décodés, dans ledit état réinitialisé.