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schaltungsanordnung nach anspruch 1, dadurch gekennzeichnet, daß jeder addierer (add) 2 n eingänge (i1 - i16) hat und n-reihen von in kaskade geschalteten elementaraddierern aufweist, die ersten reihen 2 (n-1) elementaraddierer (ta0 bis ta7) mit zwei eingängen aufweist, wobei eine leitung jeweils mit zwei eingängen des addierers verbunden ist und ein ausgang mit zwei leitungen verbunden ist, die zweiten reihen 2 (n-2) elementaraddierer (tb0 bis tb3) mit zwei eingängen aufweisen, wobei zwei leitungen jeweils mit den ausgängen von zwei addierern der ersten reihen verbunden sind und ein ausgang mit drei leitungen verbunden ist, die n e -reihen einen elementaraddierer (td0) mit zwei eingängen aufweisen, wobei n-leitungen jeweils mit den ausgängen der beiden elementaraddierer (tc0, tc1) der (n-1) e -reihen verbunden sind und ein ausgang mit (n+1)-leitungen verbunden ist, welche mit dem ersten eingang eines supplementären elementaraddierers (te0) verbunden sind, dessen zweiter eingang mit dem ausgang eines puffers (div) mit (n+1)-zellen verbunden ist und dessen ausgangsleitung mit (n+2)-leitungen in eine leitung (fo), welche das bit der niedrigsten wertigkeit überträgt und in eine leitung (fr) mit (n+1)-leitungen unterteilt ist, die mit dem eingang des puffers (div) verbunden sind, dessen takteingang das taktbitsignal erhält und dessen nullrücksetzeingang das raz-signal am ende jeder abtastung erhält, und die leitung (fo) mit dem eingang eines registers (reg) mit n-stufen verbunden ist, dessen ausgang mit dem letzten eingang (i16) des addierers (add) über eine erste und-schaltung verbunden ist, welche während der ersten abtastzeit eines rasters geschlossen und während des rests des rasters offen ist.
circuit de mise en conférences suivant la revendication 1, caractérisé en ce que chaque additionneur (add) a 2 n entrées (i1 à i16) et se compose de n séries d'additionneurs élémentaires montés en cascade, la première série comportant 2 (n-1) additionneurs élémentaires (ta0 à ta7) à deux entrées à un fil respectivement reliées à deux entrées de l'additionneur et une sortie à deux fils, la seconde série comportant 2 (n-2) additionneurs élémentaires (tb0 à tb3) à deux entrées à deux fils reliées respectivement aux sorties de deux additionneurs de la première série et une sortie à trois fils, ..., la n e série comportant un additionneur élémentaire (td0) à deux entrées à n fils reliées respectivement aux sorties des deux additionneurs élémentaires (tc0, tc1) de la (n-1) e série et une sortie à (n+1) fils qui est reliée à la première entrée d'un additionneur élémentaire supplémentaire (te0) dont la seconde entrée est reliée à la sortie d'un tampon (div) à (n+1) cellules et dont le faisceau de sortie à (n+2) fils est divisé en un fil (f0) transmettant le bit de poids le plus faible et en un faisceau (fr) de (n+1) fils relié à l'entrée dudit tampon (div) dont l'entrée d'horloge reçoit le signal d'horloge bit et dont l'entrée de remise à zéro reçoit le signal raz à la fin de chaque échantillon, le fil fo étant relié à l'entrée d'un registre (reg) à n étages dont la sortie est reliée à la dernière entrée (i16) de l'additionneur (add) par un premier circuit et qui est fermée pendant le premier temps d'échantillon d'une trame et ouverte le reste de la trame.