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abtast-und halteschaltung mit reduktion des taktdurchgriffs.
sample-and-hold circuit with reduced clock feedthrough.
最后更新: 2014-11-28
使用频率: 2
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doppelflipfloparchitektur zur reduktion des taktdurchgriffs in d/a-wandlern.
dual latch architecture for reducing clock feedthrough in digital-to-analog converters.
最后更新: 2014-11-28
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