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wwl j, strukturwandel, lohnenlwicklung, sozialer dialog ...
uem. modifications structurelles, évolution des salaires. dialogue social...

kasten 2.5 : makroõkonomische modelle für wwl -simulationen
encadré 2.5 : modèles macroéconomiques utilisés pour les simulations de l'uem

neben diesen strukturellen aspekten ist auch das marktklima in bezug auf das wwl'-projekt ein wichtiger faktor.
outre ces facteurs structurels, l'attitude des opérateurs à l'égard du projet de réalisation de l'uem revêt une importance considérable.

eine einzel-bit dual-port bicmos statische ram-speicherzelle nach anspruch 4, dadurch gekennzeichnet, daß sie eine wort-schreibleitung (wwl) und eine bit-schreibleitung (wbl) umfaßt; die freigabe- und leseleitungen eine wort-leseleitung (rwl) beziehungsweise eine bit-leseleitung (rbl) darstellen; die speichereinheit (10) zwei über kreuz verschaltete inverter umfaßt, der erste inverter umfaßt erste und zweite feldeffekttransistoren entgegengesetzten typs, wobei der source-drain-strompfad des ersten fets (24) zwischen eine spannungsquelle (31) und einen ersten internen knoten (25) geschaltet ist, wobei der source-drain-strompfad des zweiten fets (26) zwischen den ersten internen knoten (25) und masse geschaltet ist und wobei die gateanschlüsse des ersten und zweiten fets miteinander und mit einem zweiten internen knoten (29) verbunden sind und der zweite inverter dritte und vierte fets entgegengesetzten typs umfaßt, wobei der source-drain-strompfad des dritten fets (28) zwischen die spannungsquelle (31) und den zweiten internen knoten (29) geschaltet ist, wobei der source-drain-strompfad des vierten fets (30) zwischen den zweiten internen knoten (29) und masse geschaltet ist und wobei die gateanschlüsse des dritten und vierten fets miteinander und mit dem ersten internen knoten (25) verbunden sind; sie ein schreiben-durchschaltbauelement umfaßt, das einen fünften fet (32) enthält, wobei der source-drain-strompfad dieses bauelementes zwischen die bit-schreibleitung (wbl) und den ersten internen knoten (25) geschaltet ist und wobei dessen gateanschluß an die wort-schreibleitung (wwl) angeschlossen ist; das durchschaltbauelement (42) beziehungsweise das durchschalt-/trennbauelement (40) sechste (52) und siebente (50) fets umfassen, wobei deren source-drain-strompfade in reihe zwischen die bit-leseleitung (rbl) und den zweiten steuerknoten (45) geschaltet sind, wobei der gateanschluß des sechsten fets (52) an die wort-leseleitung (rwl) angeschlossen ist und wobei der gateanschluß des siebenten fets (50) an den ersten internen knoten (25 angeschlossen ist; die impedanz (46) einen achten fet (56) umfaßt, dessen source-drain-strompfad zwischen den steuerknoten (45) und masse geschaltet ist und dessen gateanschluß an die bit-leseleitung (rbl) angeschlossen ist; und der treiber (44) einen bipolartransistor (54) umfaßt, dessen kollektor an die bit-leseleitung (rbl) angeschlossen ist, dessen emitter mit masse verbunden ist und dessen basis an den steuerknoten (45) angeschlossen ist.
cellule de mémoire ram statique bicmos à port-dual à bit unique selon la revendication 4 caractérisée en ce que : elle comprend une ligne d'écriture de mot (wwl) et une ligne d'écriture de bit (wbl) ; lesdites lignes de lecture et de mise en condition étant respectivement une ligne de lecture de mot (rwl) et une ligne de lecture de bit (rbl), respectivement ; ledit élément de stockage (10) comprend deux inverseurs en couplage croisé, le premier inverseur comprenant un premier et un second transistors à effet de champ de types opposés, le trajet de courant source-drain du premier fet (24) étant placé entre une source de tension (31) et un premier noeud interne (25), le trajet de courant source-drain du second fet (26) étant placé entre le premier noeud interne (25) et la masse, et les bornes de grille des premier et second fets étant reliées entre elles ainsi qu'à un second noeud interne (29), et le second inverseur comprenant des troisième et quatrième fets de types opposés, le trajet de courant source-drain du troisième fet (28) étant placé entre la source de tension (31) et le second noeud interne (29), le trajet de courant source-drain du quatrième fet (30) étant placé entre le second noeud interne (29) et la masse, et les bornes de grille des troisième et quatrième fets étant reliées entre elles et au premier noeud interne (25) ; elle comprend un dispositif de passage d'écriture comprenant un cinquième fet (32), dont le trajet de courant source-drain est placé entre la ligne d'écriture de bit (wbl) et le premier noeud interne (25), et la borne de grille reliée à la ligne d'écriture de mot (wwl) ; le dispositif de passage (42) et le dispositif de passage/isolation (40) comprennent respectivement, les sixième (52) et septième (50) fets, dont les trajets de courant source-drain sont placés en séries entre la ligne de lecture de bit (rbl) et ledit second noeud de commande (45), l'électrode de grille du sixième fet (52) étant reliée à la ligne de lecture de mot (rwl) et l'électrode de grille du septième fet (50) étant reliée au premier noeud interne (25) ; ladite impédance (46) comprend un huitième fet (56) dont le trajet de courant source-drain est placé entre le noeud de commande (45) et la masse, et l'électrode de grille est reliée à la ligne de lecture de bit (rbl) ; et ledit dispositif d'attaque (44) comprend un transistor bipolaire (54), dont le collecteur est relié à la ligne de lecture de bit (rbl), dont l'émetteur est relié à la masse et dont la base est reliée au noeud de commande (45).