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this was the goal of a building firm, fnv, which started to try and combat abuse of the wa0 system in 1992.
au départ, 100.000 bénéficiaires étaient concernés par la loi wa0.

these figures prompted the authorities to change their approach; they wanted to reduce the number of people covered by wa0 and also promote the employment of disabled people.
ces chiffres ont induit un changement d'attitude de la part des autorités qui ont voulu, d'une part, réduire le nombre de ceux qui émargeaient au "système wa0" et, en même temps, promouvoir l'emploi des personnes handicapées.

a multiport ram, comprising: a memory section (20); write address signals (wa0, wa1) for designating one or more unit memory cells (10) in one or more prescribed rows in the memory section (20) as a write address; a write clock signal (wck) by which an input data (di) is synchronized in the write operation in which the data is written in the unit memory cells (10) on the rows designated by the write address signals (wa0, wa1); a write control signal generating section (21) for generating write control signals (wsc0, wsc1, wrs0, wrs1, weq, wpre, wdin) by which the input data (di) is written in the unit memory cells (10) on the rows designated by write address signals (wa0, wa1) in synchronization with the write clock signal (wck); read address signals (ra0, ra1) for designating one or more unit memory cells (10) on one or more prescribed rows in the memory section (20) as a read address; a read clock signal (rck) by which an output data (do) is synchronized in the read operation in which the data is read out from the unit memory cells (10) on the rows designated by the read address signals (ra0, ra1); and a read control signal generating section (22) for generating read control signals (rcs0, rcs1, tts0, rrs1, rpre, saen) by which the output data (do) is read out from the unit memory cells (10) on the rows designated by read address signals (ra0, ra1) in synchronization with the read clock signals (rck) having no relation with the write clock signal (wck); characterized by the memory section (20) being formed of a orderly matrix of unit memory cells (10) of mxn, m and n being natural numbers; a write precharge circuit (27) for precharging data write lines on which the input data is transmitted in synchronization with the write clock signal (wck) prior to the write operation; and a read precharge circuit (27) for precharging data read lines on which the input data is transmitted in synchronization with the read clock signal (rck) prior to the read operation.
ram à accès multiples, comprenant : une section mémoire (20), des signaux d'adresse d'écriture (wa0, wa1) pour désigner une ou plusieurs cellules de mémoire élémentaires (10) dans une ou plusieurs rangées prescrites de la section mémoire (20) en tant qu'adresse d'écriture, un signal d'horloge d'écriture (wck) par lequel une donnée d'entrée (di) est synchronisée dans l'opération d'écriture au cours de laquelle la donnée d'entrée est inscrite dans les cellules de mémoire élémentaires (10) des rangées désignées par les signaux d'adresse d'écriture (wa0, wa1), une section (21) de production d'un signal de commande d'écriture servant à produire des signaux de commande d'écriture (wsc0, wsc1, wrs0, wrs1, weq, wpre, wdin) par lesquels la donnée d'entrée (di) est inscrite dans les cellules de mémoire élémentaires (10) des rangées désignées par les signaux d'adresse d'écriture (wa0, wa1) en synchronisation avec le signal d'horloge d'écriture (wck), des signaux d'adresse de lecture (ra0, ra1) pour désigner une ou plusieurs cellules de mémoire élémentaires (10) dans une ou plusieurs rangées prescrites de la section mémoire (20) en tant qu'adresse de lecture, un signal d'horloge de lecture (rck) par lequel une donnée de sortie (do) est synchronisée dans l'opération de lecture au cours de laquelle la donnée est extraite des cellules de mémoire élémentaires (10) des rangées désignées par les signaux d'adresse de lecture (ra0, ra1), et une section (22) de production d'un signal de commande de lecture servant à produire des signaux de commande de lecture (rcs0, rcs1, rrs0, rrs1, rpre, saen) par lesquels la donnée de sortie (do) est extraite des cellules de mémoire élémentaires (10) des rangées désignées par les signaux d'adresse de lecture (ra0, ra1) en synchronisation avec le signal d'horloge de lecture (rck), lequel n'a aucune relation avec le signal d'horloge d'écriture (wck), caractérisée par : le fait que la section mémoire (20) est formée d'une matrice ordonnée de cellules de mémoire élémentaires (10) de m x n éléments, sachant que m et n sont des nombres naturels, un circuit (27) de préchargement d'écriture servant à précharger des lignes d'écritures de données sur lesquelles la donnée d'entrée est transmise en synchronisation avec le signal d'horloge d'écriture (wck) avant l'opération d'écriture, et un circuit (27) de préchargement de lecture servant à précharger des lignes de lecture de données sur lesquelles la donnée d'entrée est transmise en synchronisation avec le signal d'horloge de lecture (rck) avant l'opération de lecture.