Hai cercato la traduzione di misre da Francese a Inglese

la misre du monde, c'est aussi notre affaire.
after all, the woes of the world are our concern too.

c'est vrai que leurope ne peut accueillir toute la misre du monde.
it is true that europe cannot house all the misery of the world.

puisse cette misre en prison ne jamais tre inflige un tre dou de sensations.
may this present misery in prison never be inflicted on any sentient being." ngawang sangdrol b born in 1945, in burma, s/he was the child of the assassinated national hero in the struggle for independence from colonial rule.

de même, le national immunisation program a élaboré un plan stratégique en se donnant pour misre
the fifth goal is to implement effective immunization systems with core functions, and

d'aujourd'hui pris par les dchirements, les conflits ouverts, la misre, la pauvret qui constituent le lot de tant de religions et de la plus grande partie de la population du monde.
alone among the religions of the world, islam made a practical reality of international brotherhood based upon a commonly shared outlook on life, common practices and ideals of conduct.

mémoire cache à prédiction de coup au but dans laquelle une mémoire associative contient des adresses d'opérandes stockées dans une mémoire de travail et une mémoire rapide contient les opérandes correspondant auxdites adresses, ladite mémoire associative, lorsqu'elle est interrogée par une unité centrale de traitement, fournissant un signal de coup au but ou de coup manqué pour indiquer respectivement qu'un opérande requis est présent ou non présent dans ladite mémoire rapide, caractérisée en ce que ladite mémoire cache prédictive comprend: une logique de commande (25, 26, 27, 28, 29, 36) comprenant au moins un élément de stockage (26, 27, 28, 29) pour stocker une condition de coup au but ou de coup manqué s'étant produite lors d'une interrogation précédente de ladite mémoire cache et pour fournir un signal correspondant d'indication préalable de coup au but ou préalable de coup manqué, des premiers circuits logiques (39, 40, 32, 34) recevant des signaux d' interrogation de lecture de mémoire (cs2, r/ w ), obtenus de ladite unité centrale de traitement, et ledit signal d'indication, et fournissant à ladite unité centrale de traitement un signal (cack) représentatif de la présence de l'opérande dans ladite mémoire cache, indépendamment de la présence effective dudit opérande, lorsque ledit signal indicateur est un indicateur de coup au but préalable, et pour fournir un signal d'accès à la mémoire (nocac), des seconds circuits logiques (55, 38, 56, 57, 31, 49, 50, 54) recevant ledit signal de coup manqué de ladite mémoire associative, et ledit signal (cack) représentatif de la présence de l'opérande dans ladite mémoire cache, pour générer un signal d'erreur (berr) destiné à être fourni à l'unité centrale de traitement qui tente ensuite de nouveau une opération de lecture à la même adresse, et un signal de réinitialisation (misre) destiné audit élément de stockage, de telle sorte que ledit élément de stockage fournisse une indication de coup manqué préalable si ledit signal de coup manqué et ledit signal représentatif de la présence de l'opérande dans la mémoire cache sont reçus conjointement, des troisièmes circuits logiques (33, 35, 52, 44) recevant un signal (dastro) représentatif de la disponibilité de l'opérande, produit par ladite mémoire de travail, et ledit signal de coup manqué venant de ladite mémoire associative, pour générer un signal de charge (datl) pour charger ladite mémoire associative et ladite mémoire rapide, si ledit signal de coup manqué et ledit signal représentatif de la disponibilité de l'opérande sont reçus conjointement, et des quatrièmes circuits logiques (45, 46, 53, 25) recevant ledit signal d'accès à la mémoire (nocac) et ledit signal de coup au but provenant de ladite mémoire associative pour fournir un signal de validation audit élément de stockage, afin d'y stocker une condition de coup au but si ledit signal de coup au but et ledit signal d'accès à la mémoire sont reçus conjointement.
hit predictive cache memory wherein an associative memory contains addresses of operands stored in a working memory and a fast memory contains the operands corresponding to said addresses, said associative memory, when interrogated by a central processing unit, providing a hit or miss signal to indicate respectively that a requested operand is present or not present in said fast memory, characterized in that said predictive cache memory comprises: a control logic (25,26,27,28,29,36) comprising at least a storage element (26,27,28,29) to store a hit or miss condition occurred during a preceding interrogation of said cache memory and to provide a corresponding prehit or premiss indicator signal, first logic circuits (39,40,32,34) receiving memory read interrogation signals (cs2,r/ w ), obtained from said central processing unit, and said indicator signal, and providing to said central processing unit a signal (cack) indicative of operand present in said cache memory, irrespective of the effective presence of said operand, when said indicator signal is a prehit indicator, and for providing a memory access signal (nocac), second logic circuits (55,38,56,57,31,49,50,54) receiving said miss signal from said associative memory, and said signal (cack) indicative of operand present in said cache memory, for generating an error signal (berr), for delivery to said central processing unit which then retries the read operation at the same address, and a reset signal (misre) for said storage element, whereby said storage element provides a premiss indication, if said miss signal and said signal indicative of operand present in the cache are jointly received, third logic circuits (33,35,52,44) receiving a signal (dastro) indicative of operand available, issued by said working memory, and said miss signal from said associative memory, to generate a load signal (datl) for loading said associative memory and said fast memory, if said miss signal and said signal indicative of operand available are jointly received and fourth logic circuits (45,46,53,25) receiving said memory access signal (nocac) and said hit signal from said associative memory to provide a set signal to said storage element, for storing therein a hit condition if said hit signal and said memory access signal are jointly received.