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verfahren zur regulierung der sourcespannung während der programmierung einer nichtflüchtigen speicherzelle und dementsprechende programmierungsschaltung
procédé de régulation de tension de source d'une cellule de mémoire non-volatile pendant la programmation et circuit de programmation correspondant
verfahren nach einem der vorhergehenden ansprüche, dadurch gekennzeichnet, daß die sourcespannung kontinuierlich erhöht wird.
procédé selon l'une des revendications précédentes, caractérisé en ce que la tension de source est relevée de manière continue.
9. integrierter schaltkreis nach einem der ansprüche 7 oder 8, wobei der versatzbereich in der weise wirksam ist, daß er einen anfänglichen leitungszustand in der nähe des gateoxids in reaktion auf eine sourcespannung aufrechterhält.
circuit intégré selon l'une quelconque des revendications 7 ou 8, dans lequel la région décalée peut être mise en oeuvre afin de maintenir un état de conduction initial du côté proximal par rapport à l'oxyde de grille en réponse à une tension de source.
10. integrierter schaltkreis nach anspruch 1, welcher aufweist: eine wortleitung bzw. eine bitleitung, welche mit zeilen bzw. spalten von rom-zellen in dem array verbunden sind, und über welche in dem array gespeicherte daten gelesen werden können, wobei die bitleitung eine erste strukturierte schicht des integrierten schaltkreises aufweist, die wortleitung eine zweite strukturierte schicht des integrierten schaltkreises aufweist und wobei jede der rom-zellen asymmetrische mehmiveau-speicherzellen aufweist, welche die in einem substrat gebildete source, das gate, und ein zwischen dem substrat und dem gate angeordnetes gateoxid hat, und wobei: die drain eine asymmetrische drain ist, welche in dem substrat ausgebildet ist, wobei die asymmetrische drain eine breite hat, der kanal einen in dem substrat ausgebildeten kanal aufweist, der kanal in kontakt mit dem gateoxid und mit dem gate ausgerichtet ist, der kanal sich von der source in richtung der asymmetrischen drain erstreckt, der kanal von der asymmetrischen drain durch einen versatz getrennt ist, der kanal in der weise wirksam ist, daß er mehrere bits speichert, wobei der kanal so betreibbar ist, daß er in reaktion auf eine gatespannung eine verarmungsschicht in dem kanal in der nähe des gateoxids bildet, und der versatzbereich einen versatzbereich aufweist, der in dem substrat angeordnet und zwischen dem kanal und der asymmetrischen drain angeordnet ist, wobei der versatzbereich einen anfänglichen leitungszustand hat, der versatzbereich in der weise betreibbar ist, daß er in reaktion auf die gatespannung den anfänglichen leitungszustand in der nähe des gateoxids aufrechterhält, jede der ausgewählten, asymmetrischen mehmiveau-speicherzellen so betreibbar ist, daß sie einen ersten lesestrom der asymmetrischen drain in reaktion auf eine drainspannung und einen source-lesestrom in reaktion auf eine sourcespannung bereitstellt, welche gleich der drainspannung ist, wobei der versatzbereich jeder der transistoren der ausgewählten speicherzelle bewirkt, daß der drain-lesestrom einen anderen wert hat als der source-lesestrom, um sicherzustellen, daß die ausgewählten speicherzellentransistoren nur durch die entsprechenden wortleitungen und die entsprechenden bitleitungen in einer richtung genau ausgelesen werden können.
circuit intégré selon la revendication 1, comportant : une ligne de mots et une ligne de bits couplées respectivement à des rangées et des colonnes de cellules rom dans le groupement par lesquelles des données stockées dans le groupement sont lues, la ligne de bits comportant une première couche façonnée du circuit intégré, la ligne de mots comportant une seconde couche façonnée du circuit intégré, et dans lequel chacune des cellules rom comprend des cellules de mémoire à niveaux multiples asymétriques ayant la source formée dans un substrat, la grille, un oxyde de grille disposé entre le substrat et la grille, et dans lequel : le drain comprend un drain asymétrique formé dans le substrat, le drain asymétrique ayant une largeur ; le canal comprend un canal formé dans le substrat, le canal étant en contact avec l'oxyde de grille et étant aligné avec la grille, le canal s'étendant depuis la source vers le drain asymétrique, le canal étant séparé du drain asymétrique par un décalage, le canal pouvant être mis en oeuvre pour stocker des bits multiples, le canal pouvant être mis en oeuvre pour former une couche d'appauvrissement dans le canal du côté proximal par rapport à l'oxyde de grille en réponse à une tension de grille ; et la région décalée comprend une région décalée disposée dans le substrat et disposée entre le canal et le drain asymétrique, la région décalée ayant un état de conduction initial, la région décalée pouvant être mise en oeuvre pour maintenir l'état de conduction initial du côté proximal par rapport à l'oxyde de grille en réponse à la tension de grille ; chacune des cellules de mémoire à niveaux multiples asymétriques sélectionnées pouvant être mise en oeuvre pour produire un premier courant de lecture de drain asymétrique en réponse à une tension de drain et un courant de lecture de source en réponse à une tension de source égale à la tension de drain, la région décalée de chacun des transistors de cellules de mémoire sélectionnés amenant le courant de lecture de drain à avoir une valeur différente de celle du courant de lecture de source pour assurer que les transistors de cellules de mémoire sélectionnés peuvent être seulement lus avec précision par les lignes de mots correspondantes et les lignes de bits correspondantes dans une direction.
