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dls l1 mustersammlungen
collection d'exemples dls l1

feste dls speichergröße
taille de la mémoire dls attachée

erweiterte dls- und hcca-prinzipien
principes dls et hcca ameliores

aufs l cht sbehörrien dls lü absatz
États membres mettent en

für die initialisierung wird ein den benutzer authentifizierendes dienstleistungssystem (dls) benutzt.
un système de service (dls) authentifiant l'utilisateur est utilisé pour l'initialisation.

verwendung von dynamische lichtstreuung (dls) in einer methode zur kristallisation von makromolekÜlen
utilisation de la diffusion dynamique de la lumiere (dls) dans un procede permettant de produire des cristaux macromoleculaires

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les réponses données par les bureaux interrogés sont récapitulées dans le tableau c i-dessous.

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verfahren nach anspruch 1 umfassend das konfigurieren der datenspeicher für jedes der subnetzwerke zum betrieb mit stp- und dls-wegen.
procédé selon la revendication 1, comprenant la configuration de mémoire de données pour chacun des sous-réseaux pour un fonctionnement avec les trajets stp et dls.

vorrichtung nach anspruch 13, worin die konfigurationsmittel die brücken konfigurieren, um während des aufbaus eines dls-wegs kompatibel mit stp zu bleiben.
dispositif selon la revendication 13, dans lequel le moyen de configuration configure les ponts pour rester compatible avec le stp tout en établissant un trajet dls.

digitale frequenz-multiplikatorschaltung mit einer anzahl von kaskadierten ersten verzögerungsschaltungen (dla1, dla2), die jeweils eine anzahl von kaskadierten verzögerungen (d1l-d1n) aufweisen, wobei eine der kaskadierten ersten verzögerungsschaltungen (dla1, dla2) ein eingangssignal (ci) empfängt, das verdoppelt werden soll, und einer logischen schaltung (exr), die das eingangssignal und ein verzögertes ausgangssignal (da1), das von zumindest der ersten der kaskadierten ersten verzögerungsschaltungen (dl) ausgegeben wird, zum erzeugen eines frequenzmultiplizierten signals (co), einem verzögerungsbetrag-unterscheidungsmittel, das ein erstes verzögertes ausgangssignal (da2) erhält, das von einer letzten der kaskadierten ersten verzögerungsschaltungen ausgegeben wird, um bei einer Übergangszeit des eingangssignals zu bestimmen, ob das frequenzmultiplizierte signal im vergleich zu einem optimalen tastverhältnis voroder nachläuft, und einem verzöge-rungsbe-trag-steuermittel (dls), das auf das ergebnis der bestimmung des verzögerungsbetrag-unterscheidungsmittels reagiert, zur erzeugung eines verzögerungssteuersignals, das den verzögerungsbetrag der kaskadierten ersten verzögerungsschaltungen optimiert, dadurch gekennzeichnet, daß das verzögerungs-unterscheidungsmittel eine zweite verzögerungsschaltung (dlb) aufweist mit einer verzögerungszeit, die gleich der ersten verzögerung (d1l) der anzahl von kaskadierten verzögerungsschaltungen ist, die in der ersten der kaskadierten ersten verzögerungsschaltungen (d1a1, d1a2) enthalten ist, wobei die zweite verzögerungsschaltung (dlb) das erste verzögerte ausgangssignal (da1) empfängt, um ein zweites verzögertes ausgangssignal (db) auszugeben, wobei ein verzögerungsbetrag-vergleichsmittel (cmp) das erste verzögerte ausgangssignal (da2) und das zweite verzögerte ausgangssignal (db) empfängt, um einen vergleich bei der Übergangszeit des eingangssignals durchzuführen, wobei das verzögerungsbetrag-vergleichsmittel (cmp) einen verzögerungsbetrag-erhöhungssignal (up) ausgibt, wenn der verzögerungsbetrag der kaskadierten ersten verzögerungsschaltungen klein ist, ein verzögerungsbetrag-fixiersignal (st) wenn der verzögerungsbetrag der kaskadierten ersten verzögerungsschaltungen optimal ist, und ein verzögerungsbetrag-verminderungssignal (dw), wenn der verzögerungsbetrag der kaskadierten ersten verzögerungsschaltungen groß ist, wobei das verzögerungsbetrag-erhöhungssignal, das verzögerungsbetrag-fixiersignal und das verzögerungsbetrag-verminderungssignal dem verzögerungsbetrag-steuermittel (dls) zugeführt wird.
circuit numérique multiplicateur de fréquence comprenant une pluralité de premiers circuits à retard en cascade (dla1, dla2), chacun comprenant une pluralité de retards en cascade (d1l-d1n), et un premier des premiers circuits à retard en cascade (dla1, dla2) recevant un signal d'entrée (ci) devant être doublé en fréquence, et un circuit logique (exr) recevant ledit signal d'entrée et un signal de sortie retardé (da1) émis par au moins le premier desdits premiers circuits à retard en cascade (dl), pour générer un signal multiplié en fréquence (co), des moyens discriminateurs de valeur de retard recevant un premier signal de sortie retardé (da2) fourni par un dernier desdits premiers circuits à retard en cascade pour établir une discrimination à un cadencement de transition dudit signal d'entrée, que ledit signal multiplié en fréquence avance ou retarde par comparaison avec un rapport cyclique optimum, et des moyens de commande de valeur de retard (dls) répondant au résultat de la discrimination desdits moyens discriminateurs de valeur de retard pour générer un signal de commande de retard optimisant la valeur de retard desdits premiers circuits à retard en cascade, caractérisé en ce que lesdits moyens discriminateurs de valeur de retard comprennent un second circuit à retard (dlb) ayant un temps de retard égal à celui d'un premier retard (d1l) de ladite pluralité de retards en cascade inclus dans ledit premier desdits premiers circuits à retard en cascade (dla1, dla2), ledit second circuit à retard (dlb) recevant ledit premier signal de sortie retardé (da1) pour fournir un second signal de sortie retardé (db), des moyens comparateurs de valeur de retard (cmp) recevant ledit premier signal de sortie retardé (da2) et ledit second signal de sortie retardé (db) pour effectuer une comparaison audit cadencement de transition dudit signal d'entrée, lesdits moyens comparateurs de valeur de retard (cmp) générant un signal d'augmentation de valeur de retard (up) quand une valeur de retard desdits premiers circuits à retard en cascade est petite, un signal de fixation de valeur de retard (st) quand ladite valeur de retard desdits premiers circuits à retard en cascade est optimale et un signal de diminution de valeur de retard (dw) quand ladite valeur de retard desdits premiers circuits à retard en cascade est élevée, ledit signal d'augmentation de valeur de retard, ledit signal de fixation de valeur de retard et ledit signal de diminution de valeur de retard étant fournis auxdits moyens de commande de valeur de retard (dls).