Je was op zoek naar: traceback (Duits - Frans)

verfahren zur traceback-matrixspeicherung in einem spracherkennungssystem
procede de stockage dans une memoire matricielle de donnees de recherche des origines dans un systeme de reconnaissance de la parole

viterbi-entzerrer mit "traceback" variabler länge.
egaliseur de viterbi utilisant des "traceback" de longeur variable.

speicher ausfÜhrung von register-exchange traceback fÜr gigabit ethernet sender-empfÄnger
retracage par echange de selections, a base de memoires, pour emetteur/recepteur ethernet gigabit

entscheidungsrÜckkopplungs-entzerrer, der entscheidungen aus langen und kurzen traceback-trellis-decodern verwendet
egaliseur a decision retroactive utilisant des decisions provenant de decodeurs longs et courts en treillis traceback

erzeugung von entscheidungsrÜckmeldungsentzerrerdaten unter verwendung der trellis-decodierer-traceback-ausgabe in einem atsc-hdtv-empfÄnger
generation de donnees d'egaliseur a decision retroactive utilisant une sortie de retra age d'un decodeur en treillis dans un recepteur de television a haute definition atsc

3) mit einem durch einen zweiten ram-speicher (101, 105) gebildeten pfadmetrikspeicher (101, 105); und einer zweigmetrikschaltung (fig. 4); wobei die traceback-schaltung mit dem pfadspeicher aufweist: ein schieberegister (8) mit einer anzahl von stufen, das mindestens der einflusslänge minus 1 bit entspricht, eine einrichtung zum zuführen eines durch einen decoder (5) erzeugten signals zum schieberegister (8), eine einrichtung zum und-verknüpfen (4) des signals und eines inhalts des pfadspeichers, der durch einen traceback-adressenzähler (7, 11) spezifiziert ist, in einheiten von bits, und eine einrichtung zum zuführen des und-verknüpfungsergebnisses zum schieberegister (8); wobei der durch den ersten ram-speicher gebildete pfadspeicher in mehrere blöcke geteilt ist, um einen viterbi-decodierer mit niedrigem leistungsverbrauch bereitzustellen, wobei der viterbi-decodierer ferner derart ausgebildet ist, dass mindestens ein höherwertiges bit des schieberegisters ein chipauswahlsignal bildet, der geteilte pfadspeicher durch das chipauswahlsignal ausgewählt wird, ein decodierungsergebnis der restlichen bits des schieberegisters (8) und ein durch den traceback-zähler ausgewählter inhalt des pfadspeichers und das chipauswahlsignal in einheiten von bits undverknüpft (4) werden, und das und-verknüpfungsergebnis dem schieberegister zugeführt wird.
décodeur de viterbi comprenant : un circuit de retour inverse (figure 2) comprenant une mémoire de chemin (1-1, 1-2, ..., 1-32) constituée d'une première ram ; un circuit acs (figure 3) comprenant une mémoire de métrique de chemin (101, 105) constituée d'une seconde ram (101, 105) ; et un circuit de métrique de branche (figure 4), dans lequel ledit circuit de retour inverse comprenant la mémoire de chemin a un registre à décalage (8) ayant au moins la longueur de contrainte moins un bit comme nombre d'étages, des moyens sont proposés pour connecter un signal généré par un décodeur (5) au registre à décalage (8), des moyens sont proposés pour effectuer une opération et (4) en unités de bit, sur ledit signal et un contenu de la mémoire de chemin désignée par un compteur d'adresse de retour inverse (7, 11), et des moyens sont proposés pour entrer le résultat de l'opération et au niveau du registre à décalage (8), dans lequel la mémoire de chemin constituée par la première ram est divisée en une pluralité de blocs de manière à procurer un décodeur de viterbi à faible consommation, le décodeur de viterbi étant en outre arrangé de manière à ce qu'au moins un bit haut du registre à décalage forme un signal de sélection de circuit, et où la mémoire de chemin divisée est sélectionnée par le signal de sélection de circuit, où un résultat de décodage des bits restants du registre à décalage (8) et un contenu de la mémoire de chemin sélectionnée par le compteur de retour inverse et le signal de sélection de bribe subissent une opération et (4) en unités de bit, et le résultat de l'opération et est transmis en entrée au registre à décalage.