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a row/column selector or a combined row and column selector may be built on chip to implement the process of deterministic partitioning
un sélecteur rangée/colonne ou un sélecteur de rangée et de colonne combiné peut être construit sur puce pour mettre en oeuvre le procédé de partitionnement déterministe
the other transistor 831 for the particular intersection can be unblocked by a voltage applied to the column selector control link scq to connect the photodiode 83 of index pq to the row channel clp.
l'autre est déblocable par une tension appliquée à la liaison de com¬ mande de sélection de colonne 5cq et rεlie la photodiode 83 d'indice pq au canal de ligne clp.
the first selector device has at least nine position settings generally arranged in three rows and three columns
le premier dispositif de sélection comporte au moins neuf réglages de position, agencés, de manière générale, en trois lignes et en trois colonnes
an integrated circuit memory as claimed in any one of the claims 1 to 5, characterized in that the column selector selects a single column from the associated standard or redundant sub-block.
mémoire à circuit intégré selon l'une quelconque des revendications 1 à 5, caractérisée en ce que le sélecteur de colonne sélectionne une seule colonne dans le sous-bloc standard ou redondant associé.
the other switch 151 in each pair is selectively forward biased by a column selector control voltage scj common to the bases of all the transistors assigned to all the photodiodes 51 of a given column to connect the corresponding photodiode to the corresponding row channel cli.
l'autre interrupteur 151 , débloca- ble par une tension de commande de sélection de colonne scj commune aux grilles de tous les transistors affectés à tαu- tes les photodiodes 51 d'une même colonne, relie la photo¬ diode correspondante au canal de ligne correspondant cli.
cylindrical load selector switch according to claim 1, characterised thereby that the carrier column (9) is hollow.
commutateur en charge, cylindrique, selon la revendication 1, caractérisé en ce que la colonne de support (9) est creuse.
the data selector 8 is positioned by the signal wr so that the register dti-r controls the column selector 9 in such a way that, depending on the data element to be written, a programming voltage is applied to the drains of the cells selected by the address.
le sélecteur de données 8 est positionné par le signal wr pour que le registre dti-r commande le sélecteur des colonnes 9 de façon à appliquer en fonction de la donnée à écrire une tension de programmation sur les drains des cellules sélectionnées par l'adresse.
the memory system comprises an address bus and a data bus, a row selector and a column selector and a two dimensional array of memory cells, each memory cell comprising a masking circuit, a comparator circuit, a memory bit for storing the comparison results and in some embodiments the cell also comprises a range circuit.
le système de mémoire comprend un bus d'adresses et un bus de données, un sélecteur de rangées et un sélecteur de colonnes et un ensemble bidimensionnel de cellules mémoire comprenant chacune un circuit de masquage, un circuit comparateur, un bit mémoire pour le stockage des résultats de comparaison. de plus, selon certains modes de réalisation, la cellule comprend un circuit de plage.
a nonvolatile semiconductor memory according to claim 2 further comprising two column selector gates (41, 42) arranged above and below a matrix composed of said nonvolatile memory cells, wherein said two systems of bit lines are respectively connected to said two column selector gates.
mémoire à semi-conducteur non volatile selon la revendication 2, comprenant en outre deux grilles de sélecteur de colonne (41, 42) disposées au-dessous et en dessous d'une matrice composée desdites cellules de mémoire non volatile, où lesdits deux systèmes de lignes binaires sont respectivement raccordés auxdites deux grilles de sélecteur de colonne.
the bus address signals are translated into a signal transmitted over the corresponding row and column selector controls sli and scj, respectively, by conventional decoding logic networks 580, illustrated in fig. 4 as including an array of and gates and inverters (no).
les signaux d'adresse de bus sont traduits en un signal émis sur les commandes de sélection de ligne sli et de colonne scj correspondantes par des logiques de décodage classiques 580 dont la figure 4 ne donne qu'un schéma fonc¬ tionnel.
a random access compare array in combination with a random access memory according to claim 8 wherein said match selection circuit includes respective column sense amplifiers in each column which sense all of the match signals in said one row, a respective column selector connected to each of said column sense amplifiers, an output sense amplifier connected to all of said column selectors, and no intervening multiplexor anywhere between said selected row and said output sense amplifier.
réseau de comparaison à accès sélectif en combinaison avec une mémoire vive selon la revendication 8, dans lequel ledit circuit de sélection de correspondance comprend des amplificateurs de lecture de colonne respectifs dans chaque colonne qui détectent la totalité des signaux de correspondance dans ladite première rangée, un sélecteur de colonne respectif relié à chacun desdits amplificateurs de lecture de colonne, un amplificateur de lecture de sortie relié à la totalité desdits sélecteurs de colonne, et sans aucun multiplexeur intercalé entre ladite rangée sélectionnée et ledit amplificateur de lecture de sortie.
