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gardner ws, frez wa, cichocki ea, parrish cc (1985).
gardner w.s., frez w.a., cichocki e.a., parrish c.c. (1985).

a computing system, comprising: a system bus (11); a plurality of requesters (12,14,17,19) connected to the system bus, each requester having a different level of priority to access the bus; means connected to the system bus for providing a system clock (sysclx) defining a succession of clock cycles; means (86) at each of the requesters for driving a system busy signal (sdbusy) on the system bus; means (74) at each of the requesters responsive to a system busy signal for inhibiting the generation of its respective request signal (req, sdreqx) corresponding to the priority of the requester when its respective request signal is not already being generated; means (72) at each of the requesters for receiving higher priority request signals (sdreq1..sdreqx-1) from others of the requesters on the system bus and for generating a priority signal (priority) when no higher request signals are being received from the said others of the requesters; characterized by: means (82,76) in at least one of the requesters for generating a first request signal (req, sdreqx) during a clock cycle when that requester wants (setreq) to drive an instruction having an address phase of at least two clock cycles followed by a data phase on the system bus (11) and when the system busy signal (sdbusy) is not being driven on the system bus, the first request signal (req) causing the driving means of the requester to drive a system busy signal (sdbusy) on the system bus (11); means at the said at least one of the requesters for prolonging the generation of its first request signal and driving of the system busy signal until the clock cycle in which the requester(s) starts driving the instruction on the system bus, the prolonging means including: means (90,94) for generating a drive freeze signal (drv frez) in response to the priority signal (priority) and other signals (frez, wait, frezsv) from the system bus which indicate an address phase of an instruction from another of the requesters has been completed; and means (80) responsive to the first request signal (req) and the absence of the drive freeze signal (drvfrez) for prolonging the generation of the first request signal and the driving of the system busy signal until the drive freeze signal is generated.
un système d'ordinateur comprenant : un bus (11) du système; plusieurs demandeurs (12, 14, 17, 19) reliés au bus du système, chaque demandeur possédant un niveau différent de priorité d'accès au bus; un moyen générateur de signaux d'horloge de système (sysclk), relié au bus du système, définissant une succession de cycles d'horloge; un moyen (86), prévu à chacun des demandeurs, d'envoi d'un signal occupé de système (sdbusy) sur le bus du système; un moyen (74), prévu à chacun des demandeurs, sensible à un signal occupé de système pour empêcher la génération de son signal respectif de demande (req, sdreqx) correspondant à la priorité du demandeur lorsque son signal respestif de demande n'est pas déjà en cours de génération; un moyen (72) à chacun des demandeurs pour recevoir, d'autres demandeurs sur le bus du système, des signaux de demande de priorité plus élevées (dreq1..sdreqx-1) et pour engendrer un signal de priorité (priority) lorsqu'aucun signal de demande plus élevée n'est en cours de réception depuis les autres demandeurs; caractérisé par un moyen générateur (82, 76), dans au moins l'un des demandeurs, d'un premier signal de demande (req, sdreqx) pendant un cycle d'horloge lorsque ce demandeur souhaite (setreq) envoyer sur le bus (11) du système une instruction possédant une phase d'adresse d'au moins deux cycles d'horloge suivie par une phase de donnée et lorsque le signal occupé du système (sdbusy) n'est pas en cours d'envoi sur le bus du système, le premier signal de demande (req) amenant le moyen d'envoi du demandeur à envoyer un signal occupé de système (sdbusy) sur le bus (11) du système; un moyen, dans ledit demandeur au moins unique, de prolongation de la génération de son premier signal de demande, et d'envoi du signal occupé de système, jusqu'au cycle d'horloge dans lequel le ou les demandeur(s) commencent à envoyer l'instruction sur le bus du système, le moyen de prolongation incluant : un moyen générateur (90, 94) d'un signal de blocage d'envoi (drv frez) en réponse au signal de priorité (priority) et à d'autres signaux (frez, d'attente, frezsv) provenant du bus du système qui indiquent qu'une phase d'adresse d'une instruction provenant d'un autre des demandeurs a été achevée; et un moyen (80) sensible au premier signal de demande (req) et à l'absence du signal de blocage d'envoi (drvfrez) pour prolonger la génération du premier signal de demande et l'envoi du signal d'occupation de système jusqu'à ce que le signal de blocage d'envoi soit engendré.