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bus multimaître
multimaster bus

intÉgritÉ rÉfÉrentielle multimaÎtre
multi-master referential integrity

synchronisation de points terminaux de services web dans un environnement de synchronisation multimaÎtre
synchronization of web service endpoints in a multi-master synchronization environment

le bus mnr est un bus de données d'établissement de liaisons, à accès multiple, multimaître d'arbitrage
the mnr bus is a multiple access, multi-master, arbitration, hand-shaked data bus

vous pourriez utiliser des topologies de réplication multimaître, maître-esclave, partitionner, fragmenter, disposer des caches d’écriture et toutes sortes de techniques compliquées.
you could use multi-master, master/slave, partitioning, sharding, write-through caches, and all sorts of other complex techniques.

des protocoles de commande d'accès de mémoire rafale multiples peuvent être mis en oeuvre au niveau du matériel ou évalués et sélectionnés pendant la conception de ce matériel. le protocole rafale approprié peut-être sélectionné à partir des caractéristiques de rafale telles que des types de rafale (30) et de l'identité du maître bus courant (12 ou 14). ceci donne, par exemple, la capacité à un esclave de prendre en charge des protocoles d'erreurs multiples dans un système multimaître sur une puce (soc) ou de concevoir des esclaves capables de servir d'interface avec une variété de maîtres qui utilisent différents protocoles de contrôle de rafale. les entrées telles que le registre de commande programmable ou des broches ou des variables de configuration peuvent être fournies sous forme de partie d'esclave ou de bloc d'interface d'esclave (par exemple un contrôleur de mémoire (36)) pour faciliter la mise en oeuvre de protocole rafale alterné. lorsqu'une demande de rafale est reçue d'un maître, une caractéristique de rafale correspondant à cette demande de rafale est déterminée et un des protocoles d'erreurs de rafale est sélectionné à partir de la caractéristique de rafale. la demande de rafale est ensuite traitée en fonction du protocole d'erreurs de rafale sélectionné.
multiple burst memory access handling protocols may be implemented at the hardware level or evaluated and selected during design of the hardware. the appropriate burst protocol may be selectable based on burst characteristics such as burst types (30) and the identity of the current bus master (12 or 14). this allows, for example, the ability for a slave to support multiple error protocols in a multi-master system on a chip (soc), or to design slaves capable of interfacing with a variety of masters which use different burst handling protocols. inputs such as a programmable control register or configuration pins or variables may be provided to as part of the slave or slave interface block (e.g., a memory controller [36]) to facilitate the implementation of alternate burst protocols. when a burst request is received from a master, a burst characteristic corresponding to the requested burst is determined and one of a plurality of burst error protocols is selected based on the burst characteristic. the burst request is then processed according to the selected burst error protocol.