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mémoire de transformation d'adresses pour recevoir une adresse virtuelle et fournir un signal de correspondance en sortie, ladite mémoire comprenant : p lignes par m colonnes de cellules de mémoire associative (cam1 à camp) pour mémoriser une adresse virtuelle dans chaque ligne, p et n étant des nombres entiers plus grands que un; des moyens (q1-1 à q1-m) pour interconnecter séquentiellement les cellules de mémoire associative dans chaque colonne respective de manière que le contenu de chaque cellule de mémoire associative (par exemple, cam2) puisse être décalé pour l'amener à la ligne immédiatement inférieure (par exemple, cam3) selon une hiérarchie établie de priorité la plus élevée (cam1) à la moins élevée (camp) desdites lignes de cellules de mémoire associative; des moyens (10) pour introduire ladite adresse virtuelle dans chaque ligne de cellules de mémoire associative pour comparaison au contenu de chaque ligne de cellules de mémoire associative pour déterminer s'il y a une correspondance, caractérisée en ce qu'elle comprend p lignes de cellules de mémoire vive (ram1 à ramp) pour mémoriser dans chaque ligne une adresse physique correspondant à l'adresse virtuelle mémorisée dans la ligne correspondante de cellules de mémoire associative, des moyens (q2-1 à q2-m) pour interconnecter séquentiellement les cellules ram de telle manière que le contenu de chaque cellule ram (par exemple, ram2) puisse être décalé pour l'amener à la ligne immédiatement inférieure (par exemple, ram3) selon une hiérarchie établie de priorité la plus élevée (ram1) à la moins élevée (ramp) desdites lignes de cellules de mémoire vive, et des moyens (ctl1 à ctlp, cmux, rmux) pour commander le décalage entre lesdites lignes de cellules de mémoire associative et de mémoire vive, agencés de telle manière qu'après réception d'une adresse virtuelle qui correspond au contenu d'une desdites lignes de cellules de mémoire associative, les contenus des lignes de priorité élevée de cellules de mémoire associative et de cellules de mémoire vive sont déplacées vers le bas jusqu'aux lignes respectives de priorité moins élevée, et ledit contenu de ladite une ligne de cellules de mémoire associative et de la ligne correspondante de cellules de mémoire vive est écrit dans la ligne de priorité la plus élevée parmi lesdites lignes de cellules de mémoire associative et de cellules de mémoire vive.
an address translation buffer for receiving a virtual address and providing an output match signal, said buffer comprising: p rows by n columns of content addressable memory cells (cam1 to camp) for storing a virtual address in each row, wherein p and n are integers greater than one; means (q1-1 to q1-m) for sequentially interconnecting the content addressable memory cells in each respective column so that the content of each content addressable memory cell (e.g. cam2) can be shifted to the next lower row (e.g. cam3) in accordance with an established hierachy of highest (cam1) to lowest (camp) priority of said rows of content addressable memory cells; means (10) for inputting said virtual address to each row of content addressable memory cells for comparison with the content of each row of content addressable memory cells to determine if a match occurs; characterised by p rows of ram cells (ram1 to ramp) for storing in each row a physical address corresponding to the virtual address stored in the corresponding row of content addressable memory cells, means (q2-1 to q2-m) for sequentially interconnecting the ram cells so that the content of each ram cell (e.g. ram2) can be shifted to the next lower row (e.g. ram3) in accordance with an established hierachy of highest (ram1) to lowest (ramp) priority of said rows of ram cells and means (ctl1 to ctlp, cmux, rmux) for controlling the shifting between said rows of content addressable memory cells and ram cells arranged so that, after receipt of a virtual address that matches the content of one of said rows of content addressable memory cells, the contents of the higher priority rows of content addressable memory cells and ram cells are shuffled down to the respective next lower priority rows and said content of said one row of content addressable memory cells and of the corresponding row of ram cells is written into the highest priority row of said rows of content addressable memory cells and ram cells.