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speicher in form eines integrierten schaltkreises, der in worte von p bit, p > 1 unterteilt ist, mit p bitleitungen für die verbindung der p zellen eines zu lesenden wortes mit den ersten eingängen von leseschaltkreisen (clj), die jeweils zu jeder der bitleitungen gehören, wobei die leseschaltkreise einen zweiten eingang haben, der mit einer referenzleitung (lr) verbunden ist, wobei die referenzleitung (lr) allen p wortleseschaltkreisen gemeinsam ist, wobei die leseschaltkreise jeweils einen differenzverstärker (adj) umfassen, wobei der speicher im übrigen einen jeweiligen ausgleichsschaltkreis für jeden leseschaltkreis umfaßt, dessen funktion es ist, den differentiellen spannungsunterschied am eingang des differenzverstärkers (adj) auf einen wert zu bringen, der so nahe wie möglich bei null liegt, um die ausgangsspannung des dazugehörigen differenzverstärkers auf null zu bringen, ohne mittels stromleiterelementen über diesen ausgleichsschaltkreis die betroffene bitleitung und die referenzleitung während einer ausgleichsphase vor einer lesephase zu verbinden, wobei jeder ausgleichsschaltkreis einen zusatzverstärker (asj) mit einem eingang, der mit dem ausgang des differenzverstärkers verbunden ist, und mit einem ausgang, der während der ausgleichsphase geschaltet ist, so daß er einen ladungsstrom der bitleitung in der richtung injiziert, so daß die ausgangsspannung des verstärkers annulliert wird, umfaßt, und jeder leseschaltkreis einen ersten transistor zum vorladen (t1), der auf einer seite mit der bitleitung (lbj) verbunden ist, und einen zweiten transistor zum vorladen (t2) umfaßt, der auf einer seite mit der referenzleitung (lr) verbunden ist, wobei der ausgang des zusatzverstärkers während der ausgleichsphase mit der anderen seite des ersten transistors zum vorladen verbunden ist.
mémoire en circuit intégré, organisée en mots de p bits, p>1, avec p lignes de bit pour relier les p cellules d'un mot à lire à des premières entrées de circuits de lecture (clj) associés respectivement à chacune de ces lignes de bit, ces circuits de lecture ayant une deuxième entrée reliée à une ligne de référence (lr) la ligne de référence (lr) étant commune aux p circuits de lecture d'un mot, ces circuits de lecture comportant chacun un amplificateur différentiel (adj), la mémoire comportant par ailleurs un circuit d'équilibrage respectif pour chaque circuit de lecture, ayant pour fonction de ramener l'écart de tension différentielle à l'entrée de l'amplificateur différentiel (adj) à une valeur aussi proche que possible de zéro pour tendre à annuler la tension de sortie de l'amplificateur différentiel associé sans relier, par des éléments conducteurs de courant, la ligne de bit concernée par ce circuit d'équilibrage et la ligne de référence, pendant une phase d'équilibrage précédant une phase de lecture, chaque circuit d'équilibrage comportant un amplificateur suiveur (asj) ayant une entrée reliée à la sortie de l'amplificateur différentiel et une sortie connectée pendant la phase d'équilibrage de telle manière qu'il injecte un courant de charge de la ligne de bit dans un sens tendant à annuler la tension de sortie de l'amplificateur, et chaque circuit de lecture comportant un premier transistor de précharge (t1) connecté d'un côté à la ligne de bit (lbj), un deuxième transistor de précharge (t2) connecté d'un côté à la ligne de référence (lr), la sortie de l'amplificateur suiveur étant connectée pendant la phase d'équilibrage à l'autre côté du premier transistor de précharge.
