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système multiprocesseur (1) comprenant : une pluralité de microprocesseurs (2, 3, 4, 5, n) ; et une unité de matrice mémoire (mau) (17) ; dans lequel chacun desdits microprocesseurs (2, 3, 4, 5, n) comprend des dispositifs maîtres et des dispositifs esclaves, lesdits dispositifs esclaves comprenant un ou plusieurs points d'accès mémoire couplés à ladite mau (7), et un régisseur de mémoire (mcu) (50) pour contrôler l'accès à ladite mau (7) via un ou plusieurs points d'accès mémoire : dans lequel ladite mcu (50) comprend : un réseau de commutation (54) couplé à un ou plusieurs points d'accès mémoire pour transférer les données entre lesdits dispositifs maîtres et un ou plusieurs points d'accès mémoire ; un moyen d'arbitrage de commutation (58) pour arbitrer ledit réseau de commutation (54) ; et un moyen d'arbitrage de points d'accès (pau o, pau n) pour arbitrer un ou plusieurs points d'accès mémoire.
a multiprocessor system (1), comprising: a plurality of microprocessors (2, 3, 4, 5, n); and a memory array unit (mau) (17); wherein each of said microprocessors (2, 3, 4, 5, n) comprises master devices and slave devices, said slave devices including one or more memory ports coupled to said mau (7), and a memory control unit (mcu) (50) for controlling access to said mau (7) via said one or more memory ports: wherein said mcu (50) comprises: a switch network (54) coupled to said one or more memory ports for transferring data between said master devices and said one or more memory ports; switch arbitration means (58) for arbitrating for said switch network (54); and port arbitration means (pau o, pau n) for arbitrating for one of said one or more memory ports.