Results for bay row tier translation from English to French

the bay plan data includes details identifying the vessel and the containerized data on board including the specific location of each container in the form of bay/row/tier designation and descriptive data relevant to the specific container.
les données sur le plan des baies comprendront les détails permettant d’identifier le navire ainsi que les détails concernant le fret conteneurisé à bord, y compris l’emplacement précis de chaque conteneur sous forme de désignations des baies, des rangées et des couches et de données descriptives pertinentes sur le conteneur en question.

a method for generating a circuit macro as claimed in claim 13 characterized in that said generated required number of wiring bay rows include a second metal wiring cell.
méthode pour générer une macro de circuit telle que revendiquée dans la revendication 13, caractérisée en ce que ledit nombre requis généré de rangées de baie de câblage comprend une seconde cellule de câblage métal.

a method for generating a circuit macro having a selected storage capacity, in a computer design system for generating physical design descriptions for vlsi semiconductor circuit devices (10) of the type including a matrix array of dual-row cell locations within a grid of first and second conductive lines (12, 14, 16, 18) extending in first and second orthogonal directions, method of the type comprising the step of identifying a selected number of words and a selected number of bits per word for the circuit macro, characterized in that it further comprises the steps of: selecting one of a plurality of predetermined stored bit decoders (34) for use in the circuit macro; identifying a required number of storage blocks (1-f; 28) for said selected number of bits per word responsive to said selected bit decoder, by multiplying said selected number of bits per word by a selected bit decoder output number; dividing said multiplication result by a predefined number to identify a required number of full storage blocks, said predefined number corresponding to a number of bits for a full storage block, and identifying a nonzero fractional part of said multiplication result to determine a required partial storage block (30); identifying a required number of columns for said selected number of words responsive to said selected bit decoder, by dividing said selected number of words by said selected bit decoder output number, and incrementing said division result by a predefined integer value; defining at least one control block (26) responsive to said identified number of columns, by identifying a required number of rows for said control block responsive to said identified number of columns; sequentially generating a first row (28) including a first column of a space cell, next successive columns of word selector cells, and a last column of a selected bit decoder cell; sequentially generating a second row (126) including said first column of an empty cell, said next successive columns of word address personalisation cells, and said last column of an input/output cell; and sequentially generating required subsequent rows including said first column of an empty cell, said next successive columns of word address personalization cells, and said last column of an empty cell; defining said identified number of storage blocks responsive to said identified number of columns, by sequentially generating a first row including a first column through a last column of empty cells; sequentially generating a second row including a first column of a space cell, next successive columns of memory array cells and a last column of an input/output cell to define each of said identified number of storage blocks, and identifying said required partial storage block, identifying an array size responsive to said identified required partial storage block and defining said required partial storage block by one of said storage array cell families responsive to said identified partial array size and identifying a required number of wiring bay rows (20) for interconnecting between adjacent ones of said control blocks (26) and said storage blocks (28).
méthode pour générer une macro de circuit ayant une capacité d'emmagasinage sélectionnée, dans un système de conception d'ordinateur pour générer des descriptions de conception physique pour des dispositifs à circuits semi-conducteurs vlsi (10) du type comprenant un réseau matriciel d'emplacements de cellules à double rangée dans une grille de premières et deuxièmes lignes conductrices (12,14,16,18) s'étendant dans des première et deuxième directions orthogonales, méthode du type comprenant l'étape d'identifier un nombre sélectionné de mots et un nombre sélectionné de bits par mot pour la macro de circuit, caractérisée en ce qu'elle comprend en outre les étapes de: sélectionner l'un d'une pluralité de décodeurs de bits emmagasinés prédéterminés (34) pour utilisation dans la macro de circuit; identifier un nombre requis de blocs d'emmagasinage (1-f, 28) pour ledit nombre sélectionné de bits par mot en réponse audit décodeur de bit sélectionné, en multipliant ledit nombre sélectionné de bits par mot par un nombre de sortie du décodeur de bits sélectionné; diviser le résultat de ladite multiplication par un nombre prédéterminé pour identifier un nombre requis de blocs d'emmagasinage pleins, ledit nombre prédéterminé correspondant au nombre de bits pour un bloc d'emmagasinage plein, et identifier une partie de fraction non nulle dudit résultat de multiplication pour déterminer un bloc d'emmagasinage partiel requis (30); identifier un nombre requis de colonnes pour ledit nombre sélectionné de mots en réponse audit décodeur de bits sélectionné, en divisant ledit nombre sélectionné de mots par ledit nombre de sortie du décodeur de bits sélectionné, incrémenter le résultat de ladite division par une valeur entière prédéfinie; définir au moins un bloc de commande (26) en réponse audit nombre identifié de colonnes, en identifiant un nombre requis de rangées pour ledit bloc de commande en réponse audit nombre identifié de colonnes; générer séquentiellement une première rangée (28) comprenant une première colonne d'une cellule d'espace, des colonnes successives suivantes de cellules de sélection de mot, et une dernière colonne d'une cellule de décodeur de bits sélectionné; générer séquentiellement une seconde rangée (126) comprenant ladite première colonne d'une cellule vide, lesdites colonnes successives suivantes de cellules de personnalisation d'adresses de mots, et ladite dernière colonne d'une cellule d'entree/sortie; et générer séquentiellement des rangées subséquentes requises comprenant ladite première colonne d'une cellule vide, lesdites colonnes successives suivantes de cellules de personnalisation d'adresses de mot, et ladite dernière colonne d'une cellule vide; définir ledit nombre identifié de blocs d'emmagasinage en réponse audit nombre identifié de colonnes, en générant séquentiellement une première rangée comprenant une première colonne à une dernière colonne de cellules vides; générer séquentiellement une seconde rangée comprenant une première colonne de cellule d'espace, des colonnes successives suivantes de cellules de réseau de mémoire et une dernière colonne d'une cellule d'entree/sortie pour définir chaque bloc dudit nombre identifié de blocs d'emmagasinage, et identifier ledit bloc d'emmagasinage partiel requis, identifier une taille de réseau en réponse audit bloc d'emmagasinage partiel requis et définir ledit bloc d'emmagasinage partiel requis par une des familles de cellules de réseau de mémoire en réponse à ladite taille de réseau partiel identifiée et identifier un nombre requis de rangées de baie de câblage (20) pour réaliser l'interconnexion entre des blocs adjacents desdits blocs de commande (26) et desdits blocs d'emmagasinage (28).